半导体器件

摘要

本发明提供了一种性能改进的半导体器件。半导体衬底形成有单位MISFET元件。单位MISFET元件的各个源极区域经由第一源极互连线和第二源极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合且经由第一栅极互连线电耦合至与第二源极互连线位于同一层中的第二栅极互连线。单位MISFET元件的各个漏极区域经由嵌入半导体衬底的沟槽中的导电插塞电耦合至背面电极。第一源极互连线和第一栅极互连线的每一条的厚度均小于第二源极互连线的厚度。在插塞之上，第一栅极互连线延伸。

主权项

一种半导体器件，包括：半导体衬底；多个单位MISFET元件，形成在所述半导体衬底的主表面的第一MISFET形成区域中并且彼此并联耦合；互连线结构，形成在所述半导体衬底之上，并具有第一互连线层以及位于所述第一互连线层之上的第二互连线层；以及背面电极，形成在所述半导体衬底的与所述主表面相对的背面之上，其中每个所述单位MISFET元件均具有形成在所述半导体衬底中的源极区域、形成在所述半导体衬底中的漏极区域以及经由栅极绝缘膜形成在所述半导体衬底之上的位于所述源极区域和所述漏极区域之间的栅电极，其中所述互连线结构的所述第一互连线层包括第一源极互连线和第一栅极互连线，其中所述互连线结构的所述第二互连线层包括第二源极互连线和第二栅极互连线，其中所述第一源极互连线和所述第一栅极互连线中的每一个互连线的厚度均小于所述第二源极互连线和所述第二栅极互连线中的每一个互连线的厚度，其中所述单位MISFET元件的相应漏极区域经由嵌入在所述半导体衬底的沟槽中的导电插塞电耦合至所述背面电极以彼此电耦合，其中所述单位MISFET元件的相应源极区域经由所述第一源极互连线和所述第二源极互连线彼此电耦合，其中所述单位MISFET元件的相应栅电极经由所述第一栅极互连线彼此电耦合并且经由所述第一栅极互连线电耦合至所述第二栅极互连线，以及其中所述第一栅极互连线在所述插塞之上延伸。