一种高速数据采集系统中的SDRAM控制方法

摘要

本发明公开了一种高速数据采集系统中的SDRAM控制方法，所述高速数据采集系统包括有SDRAM存储器、时钟模块和由FPGA芯片实现的控制器，所述控制器包括有主状态机和片上锁相环，所述控制方法包括有以下步骤：A、时钟输入的倍频、移相；B、SDRAM初始化；C、所述主状态机的分别读/写操作。本发明方法根据数据采集系统读/写地址生成方式的不同，写地址采用递增模式，读地址采用分段模式，不考虑整页读写，也不考虑随机存取模式，而是只采用突发长度为4的突发方式流水读/写，从而实现数据高速采集；同时，本发明方法中的接口状态机通过FPGA内部实现，使得其更新和平台转移更方便。本发明作为一种高速数据采集系统中的SDRAM控制方法可广泛应用于数据存储领域。

主权项

一种高速数据采集系统中的SDRAM控制方法，所述高速数据采集系统包括有SDRAM存储器、时钟模块和由FPGA芯片实现的控制器，其特征在于：所述控制器包括有主状态机和片上锁相环，所述SDRAM控制方法包括以下步骤：A、利用片上锁相环将时钟模块的输入时钟倍频并移相，使控制器在时钟信号的上升沿对命令进行采样；B、所述控制器向SDRAM发出预充电命令、刷新命令和模式寄存器装载命令；C、所述主状态机对SDRAM进行读/写操作，其中SDRAM的写地址采用递增模式连续变化，SDRAM的读地址采用分段模式将一行的数据分段读出。