FPGA芯片布线方法

摘要

本发明公开了一种FPGA芯片布线方法。该方法包括：步骤A，读取上一次的FPGA芯片布线结果；步骤B，由上一次的布线结果获取关键路径延时和各源端i到漏端j之间的延时裕量；步骤C，由关键路径延时和各源端i到漏端j间的延时裕量获取每条线网的源端i到其所有漏端j的连接关键度；步骤D，由每条线网的源端i到其所有漏端j的连接关键度获取每条线网的关键度；步骤E，根据线网关键度由大至小的顺序对FPGA芯片中的线网进行排序；步骤F，根据排好的线网顺序，依次对FPGA芯片中的线网进行布线，获取布线结果。本发明FPGA芯片布线方法可以减少关键路径延时。

主权项

一种FPGA芯片布线方法，其特征在于，包括：步骤A，读取上一次的FPGA芯片布线结果；步骤B，由所述上一次的布线结果获取关键路径延时D_max和各源端i到漏端j之间的延时裕量slack(i,j)；步骤C，由所述关键路径延时D_max和各源端i到漏端j间的延时裕量slack(i,j)，由以下公式获取每条线网的源端i到其所有漏端j的连接关键度Crit(i,j)：$\mathrm{Crit}(i,j)=1-\frac{\mathrm{slack}(i,j)}{D_{\max }};$步骤D，由每条线网的源端i到其所有漏端j的连接关键度Crit(i,j)，由以下公式获取每条线网的关键度Crit(I)：其中，k为线网中漏端的数量；步骤E，根据线网关键度由大至小的顺序对FPGA芯片中的线网进行排序；步骤F，根据排好的线网顺序，依次对FPGA芯片中的线网进行布线，获取布线结果。