主权项 |
一种基于JKFF的QCG电路单元,用输入的二值时钟CLK及其反信号<img file="FSA0000114461460000011.GIF" wi="130" he="67" />产生出序列为0→1→2→3→2→1→0的四值时钟QCLK,它包括一个上升沿触发的JK触发器(FF0)、一个下降沿触发的JK触发器(FF1)、四个PMOS管(P1、P2、P3和P4)和四个NMOS管(N1、N2、N3和N4);首先,用所述JK触发器FF0和FF1对二值时钟CLK进行三分频,分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号Q<sub>0</sub>和Q<sub>1</sub>,它们的占空比都为33.3%,信号<img file="FSA0000114461460000012.GIF" wi="56" he="73" />和<img file="FSA0000114461460000013.GIF" wi="65" he="74" />分别是Q<sub>0</sub>和Q<sub>1</sub>的反信号;然后,用所述八个MOS管组成产生四值时钟的MOS管网络,其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源和所述PMOS管P2的源极相接,所述PMOS管P3的源极和漏极分别与逻辑值2的信号源和所述PMOS管P4的源极相接,所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所述NMOS管N2的源极相接,所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管N4的源极相接,所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端;最后,用CLK、<img file="FSA0000114461460000014.GIF" wi="258" he="82" />和Q<sub>1</sub>控制所述MOS管网络产生四值时钟QCLK;所述基于JKFF的QCG电路单元,其特征在于:所述JK触发器FF0的两输入信号的表达式为<img file="FSA0000114461460000015.GIF" wi="184" he="73" />K<sub>0</sub>=3;所述JK触发器FF1的两输入信号的表达式为<img file="FSA0000114461460000016.GIF" wi="170" he="73" />K<sub>1</sub>=3;所述四个输入信号的表达式在电路上实现为信号<img file="FSA0000114461460000017.GIF" wi="57" he="74" />和<img file="FSA0000114461460000018.GIF" wi="52" he="73" />分别接入所述JK触发器FF1的输入端J<sub>1</sub>和FF0的输入端J<sub>0</sub>,所述JK触发器FF0和FF1的输入端K<sub>0</sub>和K<sub>1</sub>都接逻辑值为3的电压源;控制所述MOS管网络的信号具体连接为信号CLK、<img file="FSA0000114461460000019.GIF" wi="290" he="82" />Q<sub>1</sub>、<img file="FSA00001144614600000110.GIF" wi="289" he="82" />CLK和Q<sub>1</sub>分别与所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极相接。 |