| 发明名称 | DDR3信号端接结构 | ||
| 摘要 | 本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。 | ||
| 申请公布号 | CN102915756B | 申请公布日期 | 2015.05.20 |
| 申请号 | CN201210380737.1 | 申请日期 | 2012.10.09 |
| 申请人 | 无锡江南计算技术研究所 | 发明人 | 丁亚军;刘耀;王彦辉;贾福桢;王玲秋;吕春阳 |
| 分类号 | G11C7/10(2006.01)I;H03L7/06(2006.01)I | 主分类号 | G11C7/10(2006.01)I |
| 代理机构 | 北京众合诚成知识产权代理有限公司 11246 | 代理人 | 龚燮英 |
| 主权项 | 一种DDR3信号端接结构，其特征在于包括：存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；其中，存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；其中，DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；其中，存储器控制器DQS差分输入输出缓冲器通过印制线路板走线连接至DDR3存储器DQS差分输入输出缓冲器；还包括：一端连接至DDR3存储器DQS差分输入输出缓冲器的DQS_P引脚、另一端连接至DDR3存储器DQS差分输入输出缓冲器的DQS_N引脚的附加电阻。 | ||
| 地址 | 214083 江苏省无锡市滨湖区军东新村030号 | ||