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<p>박막 트랜지스터의 스레시홀드 전압을 제어하기 위해, 박막 트랜지스터의 채널 형성 영역의 상하에 게이트 절연막을 통하여 게이트 전극을 형성했을 때에, 프로세스수의 증가를 초래하지 않고, 전기 특성이 우수한 박막 트랜지스터를 구비한 반도체 장치를 얻는 것을 과제의 하나로 한다. 산화물 반도체층의 상방에 제공하는 게이트 전극을 형성할 때, 산화물 반도체층의 패터닝과 동시에 형성함으로써, 제 2 게이트 전극의 제작에 필요한 프로세스수의 증가를 삭감한다.</p> |
