基于FPGA硬件结构的时钟网络遍历测试方法

摘要

本发明属于集成电路测试技术领域，具体为一种基于FPGA（现场可编程门阵列）芯片硬件结构的时钟网络遍历测试方法。本发明将每个逻辑块作如下配置：对于CLB逻辑块电路，将其内部的SLICE配置成一种逻辑门的运算形式；对于BRAM逻辑块电路，将其配置成只读的ROM地址查找模式；对于DSP逻辑块电路，将其配置成某种运算形式；所有上述的配置模式都是在时钟信号的控制下，用寄存器输出结果；可测试的故障包括FPGA时钟端的短路、开路、常0以及常1故障。本发明能够完成对FPGA芯片内所有单元块电路的时钟输入端、所有的时钟网络功能的测试。测试所需要的配置次数、配置难度和测试时间都能得到极大地优化。

主权项

一种基于FPGA硬件结构的时钟网络遍历测试方法，FPGA芯片是由一个个单元逻辑电路块Tile组成的阵列，Tile之间的资源为布线通道，可以将不同的Tile连接起来；每个Tile内部包含一个基本的逻辑电路单元和一个与之相连的互联模块，这个基本的电路逻辑单元是CLB、BRAM、DSP或者其他的硬件电路；时钟信号通过片内的时钟网络传递到每个Tile的时钟输入端，再通过Tile内部的连接作为基本逻辑电路的时钟信号；芯片中的时钟网络主要包括竖直方向的全局时钟线，芯片内部资源从上往下被分为若干个时钟域，全局时钟线竖直地跨过这些时钟域；每个时钟域从全局时钟线中任意选择时钟信号来驱动该时钟域中的所有资源，整个时钟网络以H型的方式实现，时钟网络的遍历测试就要保证这所有的全局时钟线上的时钟信号能被准确地送到芯片中的每一个角落，从而保证FPGA的时钟在任何用户配置下都能正常工作；其特征在于将每个逻辑块作如下配置：对于CLB逻辑块电路，将其内部的SLICE配置成一种逻辑门的运算形式；对于BRAM逻辑块电路，将其配置成只读的ROM地址查找模式；对于DSP逻辑块电路，将其配置成加法器或者乘法器的工作模式；所有上述的配置模式都是在时钟信号的控制下，用寄存器输出结果；使用片内的互联资源将相邻的逻辑块电路连接起来，即在每一行内，将这些电路用串联的方式连接起来，上级电路的输出信号在时钟的作用下作为下级电路的输入信号；行与行之间的连接方式是：上一行的输出作为下一行的输入，简称为“之”字型连接方式；这样，如果片内每个单元电路的时钟都能正常工作的话，那么最后在输出端就能观测到预期的输出信号；反之，如果任何一个单元电路的时钟出现故障，那么这一级的输出信号就会出错，导致最后在输出端观测到的结果也是错误的，从而可以测试出片内任何一块的时钟是否存在故障。