一种FIFO存储器和存储控制装置

摘要

本发明公开了一种FIFO存储控制装置，包括：写分流控制器、两个读写控制器、和读合流控制器。本发明还公开了一种FIFO存储器，包括：FIFO存储控制装置和至少两片SRAM。本发明的有益效果在于采用以单口SRAM作为存储单元实现全速FIFO存储器，达到在使用单口SRAM时能够使FIFO存储器全速工作，使得同样的深度、同样功能的单口SRAM实现全速FIFO存储功能，有效地减小了全速FIFO存储器面积，使得单口SRAM能够应用在全速FIFO存储器中，从而能够降低大规模集成电路的面积和规模，实用性强，也由于将单口SRAM应用在全速FIFO存储器，降低FIFO存储器成本。

主权项

一种FIFO存储控制装置，其特征在于，包括：一写分流控制器，两个读写控制器，以及一读合流控制器；其中，所述写分流控制器，用于向两个所述读写控制器交替发送写入数据请求，对数据进行分流写入；所述读写控制器，是数据仲裁电路，根据读写操作的优先级不同，分为读优先读写控制器和写优先读写控制器；所述读合流控制器，用于向两个所述读写控制器交替发送读出数据请求，对数据进行合流读出；所述写分流控制器与两个所述读写控制器相连，向两个所述读写控制器交替发送写入数据请求，其设置奇偶计数寄存器，用以记录分流写入数据的顺序；所述读合流控制器与两个所述读写控制器相连，向两个所述读写控制器交替发送读出数据请求，其设置奇偶计数寄存器，用以记录合流读出数据的顺序；两个所述读写控制器，分别为第一读写控制器和第二读写控制器，所述第一读写控制器设置第一FIFO寄存器，所述第二读写控制器设置第二FIFO寄存器，所述第一FIFO寄存器用于缓存待读出的奇数顺序数据，所述第二FIFO寄存器用于缓存待读出的偶数顺序数据；所述FIFO存储控制装置为写优先FIFO存储控制装置，其中，所述第一读写控制器和所述第二读写控制器均为写优先读写控制器；所述写分流控制器与所述第一读写控制器和所述第二读写控制器相连，所述写分流控制器将根据其设置的所述奇偶计数寄存器记录的分流写入数据的顺序是奇数还是偶数，轮流分别向所述第一读写控制器与所述第二读写控制器发出奇数顺序数据写入请求与偶数顺序数据写入请求；所述读合流控制器与所述第一读写控制器和所述第二读写控制器相连，将根据其设置的所述奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，轮流分别向所述第一读写控制器与所述第二读写控制器发出奇数顺序数据读出请求与偶数顺序数据读出请求；所述第一读写控制器在没有接收到写入数据请求时，将根据来源于所述读合流控制器的奇数顺序数据读出请求，将奇数顺序数据存入其设置的第一FIFO寄存器；所述第二读写控制器在没有接收到写入数据请求时，将根据来源于所述读合流控制器的偶数顺序数据读出请求，将偶数顺序数据存入其设置的第二FIFO寄存器；所述读合流控制器根据其设置的所述奇偶计数寄存器记录的读出数据的顺序是奇数还是偶数，从所述第一FIFO寄存器和所述第二FIFO寄存器中读出数据。