| 摘要 |
<p>半導体集積回路は、試験対象メモリと、試験結果格納メモリと、試験対象メモリへ供給する試験アドレス及び試験データを逐次生成する試験データ生成部と、制御回路とを備え、制御回路は、試験対象メモリにおける試験アドレス及び試験データによる試験結果を試験結果格納メモリに逐次格納する際に、少なくとも試験対象メモリへの試験アドレスの設定から試験データの読み出しまでのレイテンシを含む時間遅れに合わせて、試験結果格納メモリの格納先アドレスを試験対象メモリに設定される試験アドレスからシフトさせるシフト回路を含む。</p> |
