| 发明名称 | 一种解决FPGA保持时间不满足的方法 | ||
| 摘要 | 本发明公开一种解决FPGA保持时间不满足的方法，涉及FPGA设计领域，通过对模块进行面积约束，对Block RAM(块内存)的位置进行物理位置约束，加大和Block RAM的接口信号的data path（数据通路）和对Block RAM的接口信号进行物理位置约束；解决了FPGA中例化XILINX的Block RAM带来的hold time不满足的问题，能够快速方便的解决某些hold time的时序问题，满足整个设计对时序的要求。 | ||
| 申请公布号 | CN104598670A | 申请公布日期 | 2015.05.06 |
| 申请号 | CN201410806609.8 | 申请日期 | 2014.12.23 |
| 申请人 | 浪潮电子信息产业股份有限公司 | 发明人 | 周玉龙;童元满;李仁刚 |
| 分类号 | G06F17/50(2006.01)I | 主分类号 | G06F17/50(2006.01)I |
| 代理机构 | 济南信达专利事务所有限公司 37100 | 代理人 | 姜明 |
| 主权项 | 一种解决FPGA保持时间不满足的方法，其特征在于，该方法具体包括如下步骤：(1)对模块进行面积约束；(2)对Block RAM的位置进行物理位置约束；(3)加大和Block RAM的接口信号的data path；(4)对Block RAM的接口信号进行物理位置约束。 | ||
| 地址 | 250101 山东省济南市高新区舜雅路1036号 | ||