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一种可延展二位元有限场双重基底乘法器电路架构，包括：一个心脏阵列式d-bit核心乘法器，系用以计算输入之d-bit子向量之乘积结果后加以输出之，本心脏阵列式d-bit核心乘法器具有两个资料输入端及一个时脉(clk)输入端；一组可延展式m-bit输入A暂存器及可延展式m-bit输入B暂存器，分别串接于前述心脏阵列式d-bit核心乘法器之两个资料输入端，其功能系将输入之元素向量A与B加以分割成k个子向量加以暂存，并以循环方式送给前述心脏阵列式d-bit核心乘法器进行运算，而本可延展式m-bit输入A暂存器及可延展式m-bit输入B暂存器均各自具有一时脉输入端；一个可延展式m-bit输出E暂存器串接于前述心脏阵列式d-bit核心乘法器之输出端，以接收其一系列运算输出结果，而本可延展式m-bit输出E暂存器具有一时脉输入端；一个二位元有限场加法器，系用于做二位元有限场资料之加总运算，有两个资料输入端，其中一个输入端串接于前述可延展式m-bit输出E暂存器之输出端；一个可延展式m-bit输出C暂存器，串接于前述二位元有限场加法器之输出端，系用于接收并储存前述二位元有限场加法器输出之加总运算结果，当整个m-bit二位元有限场乘法运算完成时，输出最后完整结果，而本可延展式m-bit输出C暂存器具有一时脉输入端；一个αd转换器，反向串接于前述可延展式m-bit输出C暂存器之输出端与二位元有限场加法器之一个输入端，系用于将可延展式m-bit输出C暂存器之输出资料做αd转换后，送回二位元有限场加法器，以与二位元有限场加法器之另一输入端接收的前述可延展式m-bit输出E暂存器之输出资料做加总运算；一个时脉产生器，其所产生之时脉信号以电路连接送入前述之心脏阵列式d-bit核心乘法器、可延展式m-bit输入A暂存器、可延展式m-bit输入B暂存器、可延展式m-bit输出C暂存器及可延展式m-bit输出E暂存器之时脉输入端，用以驱动整个电路架构之运作；前述之心脏阵列式d-bit核心乘法器、可延展式m-bit输入A暂存器、可延展式m-bit输入B暂存器、可延展式m-bit输出C暂存器、可延展式m-bit输出E暂存器、二位元有限场加法器及αd转换器之串接均以汇流排电路为之。 |
