基于CIFF结构的Sigma-Delta调制器

摘要

本发明适用于信号处理技术领域，提供了一种基于CIFF结构的Sigma-Delta调制器，包括：第一复用器、第二复用器、第三复用器、第四复用器、第五复用器、第六复用器、第一加法器、第二加法器、乘法器、量化器以及减法器。本发明通过采用6个8路复用器、2个加法器、1个乘法器、1个量化器以及1个减法器来实现基于CIFF结构的Sigma-Delta调制器，实现了良好的时序控制，且无需使用大量的运算器以及结构复杂的乘法器，大大节约了硬件资源，降低了芯片成本。

主权项

一种基于CIFF结构的Sigma‑Delta调制器，其特征在于，包括：第一复用器，第一输入端以及第二输入端的输入为空，第三输入端、第四输入端、第五输入端、第六输入端、第七输入端以及第八输入端分别输入固定系数；第二复用器，第一输入端以及第二输入端的输入为空，第三输入端、第五输入端、第六输入端以及第八输入端分别与第二加法器的输出端连接，第四输入端以及第七输入端分别输入所述第二加法器经过1个寄存器后的输出信号；第三复用器，第一输入端、第二输入端以及第三输入端的输入为空，第四输入端输入所述第二加法器经过8N‑2个寄存器后的输出信号，第五输入端输入基础采样率经过P倍的倍频后的值，第六输入端、第七输入端以及第八输入端分别输入第一加法器经过1个寄存器后的输出信号，其中，N为所述Sigma‑Delta调制器的输入通道数，N为大于或等于1的整数，P为插值滤波器的插值倍数，P为大于或等于1的整数；第四复用器，第一输入端、第二输入端以及第三输入端的输入为空，第四输入端、第五输入端、第六输入端以及第七输入端输入乘法器经过1个寄存器后的输出信号，第八输入端与所述乘法器的输出端连接；第五复用器，第一输入端、第二输入端以及第四输入端的输入为空，第三输入端以及第六输入端输入所述第二加法器经过8N‑2个寄存器后的输出信号，第五输入端输入第一加法器经过1个寄存器后的输出信号，第七输入端输入基础采样率经过P倍的倍频后的值，第八输入端与减法器的输出端连接；第六复用器，第一输入端、第二输入端以及第四输入端的输入为空，第三输入端、第五输入端以及第六输入端输入所述第二加法器经过8N个寄存器后的输出信号，第七输入端输入所述第二加法器经过8N‑1个寄存器后的输出信号，第八输入端输入所述乘法器经过1个寄存器后的输出信号；所述第一加法器，第一输入端与所述第三复用器的输出端连接，第二输入端与所述第四复用器的输出端连接；所述第二加法器，第一输入端与所述第五复用器的输出端连接，第二输入端与所述第六复用器的输出端连接；所述乘法器，第一输入端与所述第一复用器的输出端连接，第二输入端与所述第二复用器的输出端连接；量化器，输入端与所述第一加法器经过时序选择器后的输出信号连接；所述减法器，第一输入端输入所述第二加法器经过1个寄存器后的输出信号，第二输入端与所述量化器的输出端连接。