| 主权项 |
应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端(1)和接收端(2)；其特征是：所述发送端(1)包括数据并转串模块(11)、网格编码调制模块(12)和前向反馈均衡器(13)；所述接收端(2)包括连续时间线性均衡器(21)、判决反馈均衡器(22)、时钟数据恢复模块(23)、软判决维特比译码模块(24)、数据串转并模块(25)；所述数据并转串模块(11)将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{X<sub>n</sub>,X<sub>n</sub>＝0,1}；所述网格编码调制模块(12)将二进制比特{X<sub>n</sub>,X<sub>n</sub>＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器(13)通过<img file="FDA0000660321640000011.GIF" wi="470" he="145" />输出信号s1(t)；所述信道(3)通过<img file="FDA0000660321640000017.GIF" wi="484" he="69" />输出信号r0(t)；所述连续时间线性均衡器(21)通过<img file="FDA0000660321640000018.GIF" wi="465" he="69" />输出信号r1(t)；所述判决反馈均衡器(22)通过<img file="FDA0000660321640000012.GIF" wi="630" he="143" />输出信号r2(t)；所述时钟数据恢复模块(23)从连续时间线性均衡器(21)的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器(22)；所述软判决维特比译码模块(24)通过输出信号r2(t)输出串行二进制比特<img file="FDA0000660321640000013.GIF" wi="333" he="114" />并反馈误差信号e(k)至判决反馈均衡器(22)；所述数据串转并模块(25)将串行二进制比特<img file="FDA0000660321640000014.GIF" wi="294" he="107" />转换为N位并行数据<img file="FDA0000660321640000015.GIF" wi="199" he="74" /> |
