4段流水线数字信号处理器及采用其的无线片上系统芯片

摘要

本发明公开了一种数字信号处理器(DSP)和采用其的无线SOC芯片，该DSP使用可延迟均衡的4段低功耗流水架构：(1)ADC量化后数据写FIFO缓存进程；(2)乒乓切换矩阵读FIFO进程；(3)无线信道差错编码；(4)位流产生与发送。该SOC芯片可以通过DSP配置为发送或接收模式，利用多路选择器选通来自前端OPA与BPF的模拟信号，送至ADC进行模数转换。本发明的DSP和SOC芯片流水机制无气泡延迟，无冒险，方便扩展；流水线架构采用低功耗架构，时钟门控技术降低了芯片功耗，且多段流水线不影响主观的实时性评价。

主权项

一种数字信号处理器，其特征在于，所述数字信号处理器采用4段流水线的低功耗架构，包括：第一流水段，用于执行模数转换器捕获数据缓存到先入先出队列的写数据进程，所述进程获取所述数字信号处理器前端的量化后传感数据，并将其写入虚拟环形先入先出队列进行缓存；第二流水段，利用乒乓交叉切换机制获取所述先入先出队列内的缓存数据，即在当前时隙，ping‑BUF已经充满后，切换矩阵读取ping‑BUF，同时在当前时隙，pang‑BUF从所述先入先出队列获取数据；在下一个时隙，ping‑BUF与pang‑BUF交换角色，如此循环往复；第三流水段，包括差错编码核，用于对从所述先入先出队列读取的数据进行无线信道的差错编码，封装成数据包，并实现延迟均衡，以保证每个流水段的延迟小于或等于第一流水段从所述先入先出队列读出数据的延迟；第四流水段，包括位流序列产生器，用于通过快速异步时钟，将第三流水段封装的所述数据包发送到射频芯片。