一种多核处理器调试系统

摘要

本发明一种多核处理器调试系统，包括主控制器、微处理器IP和调试状态控制器。每个微处理器IP内部的调试控制单元以及主控制器内部的调试控制单元均连接至调试状态控制器，用于将每个微处理器IP以及主控制器的调试请求反馈到调试状态控制器，同时还用于将调试状态控制器发出的调试应答信号发送到每个微处理器IP以及主控制器。此调试系统中，集成微处理器IP的数目不受限制，且不需要改变微处理器IP内部调试结构，调试系统易于实现。调试状态控制器，接收主控制器和微处理器IP的调试请求信号，并实现对主控制器和微处理器IP的调试同步控制，使得多核处理器内各核同时进入或者退出调试模式。

主权项

一种多核处理器调试系统，其特征在于：包括微处理器IP(101)、主控制器(111)、调试状态控制器(108)、调试指令写入总线(104)、调试信息读出总线(105)；所述的微处理器IP(101)排列成二维网格状结构，每个微处理器IP(101)包括微处理器IP调试通讯链路单元(102)和微处理器IP调试控制单元(103)；所述的主控制器(111)包括主控制器的串行调试接口(109)、主控制器的调试通讯链路单元(110)，主控制器的存储空间外部接口单元(112)，主控制器的调试控制单元(113)；主控制器的调试通讯链路单元(110)实现主控制器的串行调试接口(109)接收和发送的8位数据与主控制器内部总线的32位数据之间的相互转化；调试指令写入总线(104)包括了主控制器的存储空间外部接口单元(112)发出的32位输出数据线、地址线和写信号数据线，调试指令写入总线(104)与主控制器的存储空间外部接口单元(112)相连，同时调试指令写入总线(104)还与每个微处理器IP(101)内部的微处理器IP调试通讯链路单元(102)单元相连，为微处理器IP调试通讯链路单元(102)提供调试命令；调试信息读出总线(105)为32位的数据线，与主控制器的存储空间外部接口单元(112)的输入数据线相连接，同时调试信息读出总线(105)还与每个微处理器IP(101)内部的微处理器IP调试通讯链路单元(102)单元相连，将每个微处理器IP(101)的调试信息输出到主控制器的存储空间外部接口单元(112)；每个微处理器IP(101)中的微处理器IP调试通讯链路单元(102)判断调试指令写入总线(104)中输出的地址信息是否针对本微处理器IP(101)，当判断结果为是时，接收调试指令写入总线(104)中的数据信息，并向调试信息读出总线(105)发出调试应答数据；主控制器的存储空间外部接口单元(112)还与调试状态控制器(108)相连，用于产生退出调试模式的调试复位信号(116)；每个微处理器IP(101)内部的微处理器IP调试控制单元(103)以及主控制器的调试控制单元(113)均连接至调试状态控制器(108)，用于将每个微处理器IP(101)以及主控制器(111)的调试请求反馈到调试状态控制器(108)，同时还用于将调试状态控制器(108)发出的调试应答信号(107)发送到每个微处理器IP(101)以及主控制器(111)；主控制器串行接口的输出数据线(114)、主控制器串行接口的输入数据线(115)通过主控制器的串行调试接口(109)实现与外部的数据信息传输；外部接口调试使能信号(117)和外部接口调试触发信号(118)均送至调试状态控制器(108)，用于判断和触发多核处理器进入调试模式；所述的调试状态控制器(108)包括或门、与门(14)、非门、第一两路选择器(9)、第二两路选择器(10)、第一触发器(11)、第二触发器(12)、第三触发器(15)；将每两个微处理器IP调试控制单元(103)向调试状态控制器(108)发送的进入调试状态标志信号(1)送至一个或门，将上述所有或门输出再同时送至另一个或门；上述另一个或门输出的结果再与由主控制器(111)向调试状态控制器(108)发送的进入调试状态标志信号(2)送至第三个或门；上述第三个或门输出的结果送至第一两路选择器(9)的S1端口，同时外部接口调试触发信号(118)输入至第一两路选择器(9)的S0端口；调试复位信号(116)同时输入至第一触发器(11)的复位端R以及第二触发器(12)的复位端R；外部接口的复位信号(119)同时输入至第一两路选择器(9)的控制端C以及第二两路选择器(10)的控制端C；外部接口调试使能信号(117)的一路信号送至第二两路选择器(10)的S0端口；多核处理器内部时钟信号(7)分别输入至第一触发器(11)的CLK端口以及第二触发器(12)的CLK端口；第一两路选择器(9)的D端口连接至第一触发器(11)的D端口；第二两路选择器(10)的D端口连接至第二触发器(12)的D端口；第二两路选择器(10)的S1端口连接至第二触发器(12)的复位端R；第二触发器(12)的Q端口经非门后与外部接口调试使能信号(117)的另一路信号同时送至与门(14)，并将上述与门(14)输出的结果送至第三触发器(15)延迟一个时钟周期；延迟后的结果输出至第二触发器(12)的S端口；第二触发器(12)的Q端口与第一触发器(11)的Q端口输出的信号作为调试应答信号(107)发送到每个微处理器IP(101)以及主控制器(111)。