Latenzsteuerschaltung, Halbleiterspeicherbauelement und Verfahren zum Steuern der Latenz

摘要

Latenzsteuerschaltung (200) mit–einer Mastereinheit (210), die wenigstens ein Mastersignal (PWA_WL5, PWA_WL1, PWA_BL) basierend auf einem Referenzsignal (PWA) und einem internen Taktsignal (PCLK) aktiviert, und–einer Mehrzahl von Slaveeinheiten (220, 221, 22n, 230), die das wenigstens eine Mastersignal (PWA_WL5, PWA_WL1, PWA_BL) und eine Mehrzahl von Signalen (WLi, A0, A1, An, BA0) empfangen, wobei jede der Slaveeinheiten (220, 221, 22n, 230) ein Ausgabesignal (CA0, CA1, CAn, BAL0) ausgibt, das wenigstens zum Teil auf einem Signal der empfangenen Mehrzahl von Signalen (WLi, A0, A1, An, BA0) basiert,–wobei die Mastereinheit eine Mehrzahl von Masterregistern (311 bis 317) umfasst, die jeweils das interne Taktsignal empfangen, wobei jede der Slaveeinheiten eine Mehrzahl von Slaveregistern (1011 bis 1015) umfasst, die jeweils ein korrespondierendes Mastersignal aus der Mehrzahl von Mastersignalen empfangen, wobei die Mehrzahl von Masterregistern (311 bis 317) dazu ausgebildet ist, das Referenzsignal (PWA) sequentiell in Abhängigkeit von dem internen Taktsignal (PCLK) zu verzögern, und die Mehrzahl von Slaveregistern (1011 bis 1015) dazu ausgebildet ist, ein korrespondierendes der Mehrzahl von Signalen (WLi, A0, A1, An, BA0) sequentiell in Abhängigkeit von der Mehrzahl von Mastersignalen (PWA_WL5, PWA_WL1, PWA_BL) zu verzögern.