码元时钟恢复装置及方法和解调器

摘要

本发明提出一种码元时钟恢复装置及方法和解调器，码元时钟恢复装置包括：码元时钟恢复模块中的运算单元计算累加值；多个累加单元中的每个累加单元根据累加值进行累加计算；第一并串转换单元对每个累加单元累加计算结果的预设位进行并行转换以输出原始码元时钟；数据输出模块中的数据处理单元对数据进行译码、分路输出处理，并缓存于RAM存储单元中；锁相环单元进行倍频和分频处理以获得驱动时钟；在驱动时钟和数据时钟的驱动之下，RAM存储单元中的缓存数据通过第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。本发明的码元时钟恢复装置及方法和解调器，可以满足高速大量数据输出的处理要求，并且输出形式灵活多样，使用方便。

主权项

一种码元时钟恢复装置，其特征在于，包括码元时钟恢复模块和数据输出模块，其中所述码元时钟恢复模块包括I路码元时钟恢复子模块和Q路码元时钟恢复子模块，所述I路码元时钟恢复子模块和Q路码元时钟恢复子模块分别包括：运算单元，所述运算单元用于根据码元频率控制字和前端码元环路输出数据计算累加值；多个累加单元，所述多个累加单元中的每个累加单元分别与所述运算单元连接，所述每个累加单元根据所述累加值进行累加计算；第一并串转换单元，所述第一并串转换单元对所述每个累加单元累加计算结果的预设位进行并行转换以输出原始码元时钟；所述数据输出模块包括I路数据输出子模块和Q路数据输出子模块，所述I路数据输出子模块和Q路数据输出子模块分别包括：RAM存储单元；数据处理单元，所述数据处理单元用于根据控制参数对数据进行译码、分路输出处理，并将处理之后的数据缓存于所述RAM存储单元中；锁相环单元，所述锁相环单元根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟；第二并串转换单元，在所述驱动时钟和数据时钟的驱动之下，所述RAM存储单元中的缓存数据通过由所述驱动时钟驱动的所述第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。