| 发明名称 | 基于陷阱产生机制的双漏区半导体器件其制造方法及应用 | ||
| 摘要 | 本发明公开了一种基于陷阱产生机制的双漏区半导体器件其制造方法及应用，衬底区上中间设有电学悬浮掺杂区，同时衬底区上两侧均设有漏端掺杂区，电学悬浮掺杂区和漏端掺杂区中间为导电沟道区域，栅绝缘介质层覆盖在电学悬浮掺杂区和陷阱层之上，栅绝缘介质层上两侧分别设有栅端金属电极层，两个栅端金属电极层之间设有绝缘隔离层，漏端掺杂区上设有漏端金属电极层，漏端掺杂区分别使用隔离氧化区与旁边区域隔离，在漏端掺杂区的隔离氧化区另一侧设有衬底电极处，其上为衬底金属电极层。本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。 | ||
| 申请公布号 | CN104465775A | 申请公布日期 | 2015.03.25 |
| 申请号 | CN201410766891.1 | 申请日期 | 2014.12.12 |
| 申请人 | 西安邮电大学 | 发明人 | 陈海峰 |
| 分类号 | H01L29/78(2006.01)I;H01L29/06(2006.01)I;H01L21/336(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 北京科亿知识产权代理事务所(普通合伙) 11350 | 代理人 | 汤东凤 |
| 主权项 | 一种基于陷阱产生机制的双漏区半导体器件，其特征在于，衬底区(1)上中间设有电学悬浮掺杂区(3)，同时衬底区(1)上两侧均设有漏端掺杂区(4)，电学悬浮掺杂区(3)和漏端掺杂区(4)中间为导电沟道区域，栅绝缘介质层(6)覆盖在电学悬浮掺杂区(3)和陷阱层(5)之上，栅绝缘介质层(6)上两侧分别设有栅端金属电极层(7)，两个栅端金属电极层(7)之间设有绝缘隔离层(10)，漏端掺杂区(4)上设有漏端金属电极层(8)，漏端掺杂区(4)分别使用隔离氧化区(2)与旁边区域隔离，在漏端掺杂区(4)的隔离氧化区(2)另一侧设有衬底电极处，其上为衬底金属电极层(9)。 | ||
| 地址 | 710121 陕西省西安市雁塔区长安南路563号 | ||