一种利用已有Verilog BFM构造UVM验证组件的方法

摘要

本发明公开一种利用已有Verilog BFM构造UVM验证组件的方法，属于计算机构造验证领域，对已有的Verilog BFM改造；将改造后的Verilog BFM集成到UVM验证环境中；本发明不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。

主权项

一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是具体步骤为：对已有的Verilog BFM改造：选择协议中的driver，根据driver在协议中的数据发送情况，在Verilog BFM中加入数据包信息的信号以及发送开始结束信号；在Verilog module的端口列表中把数据包信息的信号封在一个interface中，然后通过这个interface跟Verilog BFM连接，根据interface进入的数据包信息来驱动发送信号；将改造后的Verilog BFM集成到UVM验证环境中：创建一个uvm_driver，在它的run_phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_driver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作；验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_config_db把它传递给driver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。