| 摘要 |
<p>Speicherbaustein (DRAM), der–eine Takterzeugereinrichtung aufweist, die zur Erzeugung eines Lese-Taktsignals (RCK) ausgebildet ist,–wobei die Takterzeugereinrichtung mit einem ersten Taktsignal-Anschluss (211) verbunden ist, der zum Senden des Lese-Taktsignals (RCK) ausgebildet ist,–und die Takterzeugereinrichtung mit einem Datensignal-Anschluss (213, 214) verbunden ist, der zum Senden von Datensignalen (DQ) ausgebildet ist,–wobei der Speicherbaustein (DRAM) dazu ausgebildet ist, die Datensignale (DQ) phasen- und frequenzrichtig (source-synchron) in Bezug auf das Lese-Taktsignal (RCK) zu senden,–die Takterzeugereinrichtung mit einem zweiten Taktsignal-Anschluss (212) verbunden ist, der zum Empfangen eines Schreib-Taktsignals (WCK) ausgebildet ist, dadurch gekennzeichnet, dass–der Speicherbaustein (DRAM) einen dritten Taktsignal-Anschluss (201) aufweist, der zum Empfangen eines Referenz-Taktsignals (RefCLK) ausgebildet ist,–und der Speicherbaustein (DRAM) einen Kommando- und Adresssignal-Anschluss (202) aufweist, der dazu ausgebildet ist, ein Kommando- und Adresssignal (C/A) zu empfangen,–und der Speicherbaustein (DRAM) dazu ausgebildet ist, das empfangene Kommando- und Adresssignal (C/A) frequenz- und phasensynchron in Bezug auf das empfangene Referenz-Taktsignal (RefCLK) abzutasten,–und die Takterzeugereinrichtung dazu ausgebildet ist, das Lese-Taktsignal (RCK) aus dem Schreib-Taktsignal (WCK) oder aus dem Referenz-Taktsignal (RefCLK) zu erzeugen.</p> |
