基于求和阵列的QC-LDPC并行编码器和编码方法

摘要

本发明涉及一种解决QC-LDPC码并行编码的方案，其特征在于，所述QC-LDPC并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

主权项

一种QC‑LDPC码的并行编码器，QC‑LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t、b是正整数，c＝t‑a，1≤i≤a，1≤j≤t，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，其特征在于，所述编码器包括以下部件：寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)；求和阵列，对并行输入a位信息比特s_1,k,s_2,k,…,s_a,k进行组合求和，其中，1≤k≤b；选择器M₁～M_c，在求和阵列运算结果的基础上，完成向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F的并行乘法；b位二输入异或门A₁～A_c，A_l将向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F乘积的第l段b比特累加到寄存器R_a+l中，其中，1≤l≤c。