| 主权项 |
用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单元包括第一分频器U2、第一非门U6和第一与门U8，第一分频器U2的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第一非门U6的输入端与第一分频器U2的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去磁脉冲生成单元包括第二分频器U3、第二非门U7和第二与门U9，第二分频器U3的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接；其特征在于：(1)正串触发去磁脉冲生成单元中有以下器件：3个D触发器、第一或非门U4、第三非门U12、第一与非门U14、6个与门、第一延迟电路U18、第一故障检测单元MK1和第二故障检测单元MK2，3个D触发器分别是第一D触发器U10、第三D触发器U32和第五D触发器U34，6个与门分别是：第三与门U16、第五与门U22、第七与门U24、第九与门U26、第十一与门U28和第十三与门U30；第一D触发器U10的触发信号输入端D与正串触发脉冲输入端PIN连接，第一D触发器U10的时钟信号输入端C与晶振U1的时钟信号输出端连接，第一D触发器U10的输出端Q与第一或非门U4的第一输入端连接，第一或非门U4的输出端与第一分频器U2的清零端CLR连接，第一或非门U4的第二输入端与第一分频器U2的第四输出端连接，第一分频器U2的第一输出端Q1输出32分频的时钟信号，该第一输出端Q1与第一与非门U14的第一输入端连接，第一分频器U2的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第一与非门U14的第三输入端连接，第一分频器U2的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第一与非门U14的第二输入端连接，第一分频器U2的第三输出端Q3与第三非门U12的输入端连接，第三非门U12的输出端与第三与门U16的第二输入端连接，第三与门U16的第一输入端与第一与非门U14的第三输入端连接，第三与门U16的的输出端分别与第五与门U22的第二输入端和第七与门U24的第一输入端连接，第五与门U22的第一输入端与第一与门U8的输出端连接，第七与门U24的第二输入端与第一分频器U2的第四输出端Q4连接，第一与非门U14的输出端分别与第十一与门U28的第一输入端和第十三与门U30的第一输入端连接，第十一与门U28的第二输入端与第一分频器U2的第四输出端Q4连接，第十三与门U30的第二输入端与第一与门U8的输出端连接，第十一与门U28的输出端与第三D触发器U32的触发信号输入端D连接，第十三与门U30的输出端与第五D触发器U34的触发信号输入端D连接，第三D触发器U32和第五D触发器U34的时钟信号输入端C与晶振U1的时钟信号输出端连接，第三D触发器U32的输出端Q构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端PDO,第五D触发器U34的输出端Q构成正串触发去磁脉冲生成单元的正串触发脉冲列输出端PTO；第一延迟电路U18的输入端IN与第一或非门U4的输出端连接，第一延迟电路U18的时钟信号输入端C与晶振U1的时钟信号输出端连接，第一延迟电路U18的输出端OUT与第九与门U26的第二输入端连接，第九与门U26的第一输入端与第一或非门U4的输出端连接，第九与门U26的输出端分别与第一故障检测单元MK1的脉冲检测使能端CKEN和第二故障检测单元MK2的脉冲检测使能端CKEN连接，第一故障检测单元MK1的时钟信号输入端CLK和第二故障检测单元MK2的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第一故障检测单元MK1的采样信号输入端FB与正串触发脉冲列采样信号输入端口PTF连接，第二故障检测单元MK2的采样信号输入端FB与正串去磁脉冲列采样信号输入端口PDF连接，第五与门U22的输出端分别与第一故障检测单元MK1的采样信号检测时序输入端FBEN和第二故障检测单元MK2的采样信号反向检测时序输入端NFEN连接，第七与门U24的输出端分别与第一故障检测单元MK1的采样信号反向检测时序输入端NFEN和第二故障检测单元MK2的采样信号检测时序输入端FBEN连接，第一故障检测单元MK1的输出端ERROUT输出正串触发脉冲列故障信号PTER，第二故障检测单元MK2的输出端ERROUT输出正串去磁脉冲列故障信号PDER；(2)反串触发去磁脉冲生成单元中有以下器件：3个D触发器、第二或非门U5、第四非门U13、第二与非门U15、6个与门、第二延迟电路U19、第三故障检测单元MK3和第四故障检测单元MK4；3个D触发器分别是第二D触发器U11、第四D触发器U33和第六D触发器U35，6个与门分别是：第四与门U17、第六与门U23、第八与门U25、第十与门U27、第十二与门U29和第十四与门U31；第二D触发器U11的触发信号输入端D与反串触发脉冲输入端NIN连接，第二D触发器U11的时钟信号输入端C与晶振U1的时钟信号输出端连接，第二D触发器U11的输出端Q与第二或非门U5的第一输入端连接，第二或非门U5的输出端与第二分频器U3的清零端CLR连接，第二或非门U5的第二输入端与第二分频器U3的第四输出端连接，第二分频器U3的第一输出端Q1输出32分频的时钟信号，该第一输出端Q1与第二与非门U15的第一输入端连接，第二分频器U3的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第二与非门U15的第三输入端连接，第二分频器U3的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第二与非门U15的第二输入端连接，第二分频器U3的第三输出端Q3与第四非门U13的输入端连接，第四非门U13的输出端与第四与门U17的第二输入端连接，第四与门U17的第一输入端与第二与非门U15的第三输入端连接，第四与门U17的的输出端分别与第六与门U23的第二输入端和第八与门U25的第一输入端连接，第六与门U23的第一输入端与第二与门U9的输出端连接，第八与门U25的第二输入端与第二分频器U3的第四输出端Q4连接，第二与非门U15的输出端分别与第十二与门U29的第一输入端和第十四与门U31的第一输入端连接，第十二与门U29的第二输入端与第二分频器U3的第四输出端Q4连接，第十四与门U31的第二输入端与第二与门U9的输出端连接，第十二与门U29的输出端与第四D触发器U33的触发信号输入端D连接，第十四与门U31的输出端与第六D触发器U35的触发信号输入端D连接，第四D触发器U33和第六D触发器U35的时钟信号输入端C与晶振U1的时钟信号输出端连接，第四D触发器U33的输出端Q构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端NDO,第六D触发器U35的输出端Q构成反串触发去磁脉冲生成单元的反串触发脉冲列输出端NTO；第二延迟电路U19的输入端IN与第二或非门U5的输出端连接，第二延迟电路U19的时钟信号输入端C与晶振U1的时钟信号输出端连接，第二延迟电路U19的输出端OUT与第十与门U27的第二输入端连接，第十与门U27的第一输入端与第二或非门U5的输出端连接，第十与门U27的输出端分别与第三故障检测单元MK3的脉冲检测使能端CKEN和第四故障检测单元MK4的脉冲检测使能端CKEN连接，第三故障检测单元MK3的时钟信号输入端CLK和第四故障检测单元MK4的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第三故障检测单元MK3的采样信号输入端FB与反串触发脉冲列采样信号输入端口NTF连接，第四故障检测单元MK4的采样信号输入端FB与反串去磁脉冲列采样信号输入端口NDF连接，第六与门U23的输出端分别与第三故障检测单元MK3的采样信号检测时序输入端FBEN和第四故障检测单元MK4的采样信号反向检测时序输入端NFEN连接，第八与门U25的输出端分别与第三故障检测单元MK3的采样信号反向检测时序输入端NFEN和第四故障检测单元MK4的采样信号检测时序输入端FBEN连接，第三故障检测单元MK3的输出端ERROUT输出反串触发脉冲列故障信号NTER，第四故障检测单元MK4的输出端ERROUT输出反串去磁脉冲列故障信号NDER；(3)有一个故障清除信号输入端CLEIN，分别与第一故障检测单元MK1的故障清除端CLE至第四故障检测单元MK4的故障清除端CLE连接；(4)第一故障检测单元MK1至第四故障检测单元MK4的结构相同，每个故障检测单元由下述器件组成：下降沿微分电路U41、上升沿微分电路U45、3个与门、3个或门、第五非门U49、异或门U47以及RS触发器U54；3个与门即第十五与门U43、第十六与门U46、和第十七与门U51，3个或门即第一或门U40、第二或门U52和第三或门U53；下降沿微分电路U41的时钟输入端C、上升沿微分电路U45的时钟输入端C和RS触发器U54的时钟输入端C相互连接构成故障检测单元的时钟输入端CLK；第十六与门U46的第一输入端构成故障检测单元的脉冲检测使能端CKEN，第十六与门U46的第二输入端构成故障检测单元的采样信号输入端FB，第一或门U40的第一输入端构成故障检测单元的采样信号检测时序输入端FBEN，第一或门U40的第二输入端构成故障检测单元的采样信号反向检测时序输入端NFEN，下降沿微分电路U41的信号输入端IN构成故障检测单元的故障清除端CLE；第十六与门U46的输出端与上升沿微分电路U45的信号输入端IN连接，上升沿微分电路U45的输出端OUT与第二或门U52的第一输入端连接；第十五与门U43的第一输入端与故障检测单元的采样信号输入端FB连接，第一或门U40的输出端与第十五与门U43的第二输入端连接，异或门U47的第一输入端与故障检测单元的采样信号检测时序输入端FBEN连接，第十五与门U43的输出端分别与异或门U47的第二输入端和第十七与门U51的第二输入端连接，异或门U47的输出端分别与第二或门U52的第二输入端和第五非门U49的输入端连接，第五非门U49的输出端与第十七与门U51的第一输入端连接，第十七与门U51的输出端与第三或门U53的第一输入端连接；下降沿微分电路U41的输出端OUT与第三或门U53的第二输入端连接；第二或门U52的输出端与RS触发器U54的置位端S连接，第三或门U53的输出端与RS触发器U54的复位端R连接，RS触发器U54的输出端Q构成故障检测单元的输出端ERROUT。 |
