基于PLB总线的ISA接口IP核

摘要

本发明涉及一种基于PLB总线的ISA接口IP核，其技术特点是：包括译码器、双口RAM、寄存器阵列、读写状态机和用户逻辑模块；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线与双口RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线相连接，读写状态机输出端与双口RAM相连接；寄存器阵列一端与ISA总线相连接，双口RAM和寄存器阵列的另一端分别通过双向数据线同用户逻辑模块相连接，用户逻辑模块的另一端同PLB总线相连接，所述的ISA总线与上位机控制单元相连接，所述PLB总线与CPU相连接。本发明通过ISA总线与上位机控制单元相连接并通过PLB总线与CPU相连接实现数据交互功能，具有控制逻辑简单、可靠性高、速度快、兼容性强以及易于扩展等特点。

主权项

一种基于PLB总线的ISA接口IP核，其特征在于：包括译码器、双口RAM、寄存器阵列、读写状态机、逻辑判断模块和用户逻辑模块；所述的译码器、双口RAM、寄存器阵列、读写状态机、逻辑判断模块和用户逻辑模块嵌装在FPGA内；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线与双口RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线相连接，读写状态机输出端与双口RAM相连接；寄存器阵列一端与ISA总线相连接，双口RAM和寄存器阵列的另一端分别通过双向数据线同用户逻辑模块相连接，用户逻辑模块的另一端同PLB总线相连接，所述的ISA总线与上位机控制单元相连接，且PLB总线与CPU相连接，实现上位机控制单元和CPU之间的数据交互功能；所述的CPU为设置在FPGA内部的基于MicroBlaze软核的CPU；所述上位机控制单元向ISA地址写入开始采样的命令，并通过寄存器阵列的中断控制寄存器向CPU发起中断，将控制字置为1，CPU接收中断信号，执行上位机控制单元命令；当采样完成后，向寄存器阵列中的中断控制寄存器写入采样完成状态数据，并向上位机控制单元发送中断信号，上位机控制单元接收到信号，从双口RAM中读取采样数据；上位机控制单元向ISA地址写入控制电机的命令和数据，并通过寄存器阵列的中断控制寄存器向CPU发起中断，将控制字置为1，CPU接收中断信号，执行上位机控制单元命令，当采样完成后，向双口RAM写入完成电机控制的状态数据，并通过寄存器阵列的中断控制寄存器向上位机控制单元发起中断，将控制字置为1，上位机控制单元接收到信号，从双口RAM中读取完成电机控制的数据；CPU等待上位机控制单元发出启动设备运行的中断信号，当收到中断信号后，从寄存器阵列的外部传感器控制端口寄存器读取启动设备信息，判断是陀螺仪开始采样、加速度计开始采样、编码器开始采样，执行相应设备开始采样命令，将采样后的数据写入双口RAM中，并向寄存器阵列中的中断控制寄存器写入采样完成信号；所述的寄存器阵列存储控制相关寄存器；所述的控制相关寄存器包括如下寄存器：开始执行电机命令端口寄存器、完成电机控制标志寄存器、中断控制寄存器和外部传感器控制端口寄存器；所述的中断控制寄存器支持上位机控制单元和CPU之间的双向中断信号；所述的用户逻辑模块包括两个逻辑转换接口，一个逻辑转换接口用于双口RAM与CPU之间的数据转换及传输，另一个逻辑转换接口用于寄存器阵列与CPU之间的控制信号的转换和传输。