| 主权项 |
一种半导体积体电路装置，其特征为：具备：中央处理装置(CPU)；汇流排；及对齐器(aligner)，被配置于上述CPU与上述汇流排之间；上述CPU，系透过上述汇流排，由记忆体取得指令码而进行和该指令码对应之动作，取得进行和该指令码对应之动作时必要之资料；上述指令码，系以小端式(Little Endian)或大端式(Big Endian)其中一方之被决定的位元组顺序而被储存于上述记忆体，上述资料，系包含以N位元(N=8×k：k为2以上之正整数)所表示之向量位址资讯，被任意决定以小端式或大端式之任一方而被储存于上述记忆体；在上述CPU进行N位元长度之资料存取时，上述对齐器系不受该资料被以小端式或大端式之任一方而储存之影响，而依据被储存于上述记忆体之位元组顺序对上述CPU供给该资料，在上述CPU进行上述向量位址资讯存取时，上述对齐器系不受上述向量位址资讯被以小端式或大端式之任一方而储存之影响，而依据被储存于上述记忆体之位元组顺序对上述CPU供给上述向量位址资讯，上述CPU系根据该所供给之上述向量位址资讯而取得指令码，
在上述CPU进行和N位元不同位元长度之资料存取时，上述对齐器系依据该资料被以小端式或大端式之任一方而储存，而变更被储存于上述记忆体之位元组顺序而供给至上述CPU。
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