| 主权项 |
一种积体电路装置，包含：处理器；及耦接至该处理器的整合输入/输出(IIO)逻辑，其中信号造成被耦接于该IIO逻辑与输入/输出(IO)装置间之点对点链路的节流，其中第一先进先出(FIFO)装置储存由该处理器传送至该IIO逻辑的资料及第二FIFO装置储存被由该IIO逻辑传送至该处理器的资料，其中该第一及第二FIFO装置的读取及写入指标系回应于表示该处理器与该IIO逻辑被唤醒而被重设，以传输资料于该处理器与该IIO逻辑之间，其中该读取与写入指标的分离为可组态，以考量到该处理器的上链路层逻辑与该IIO逻辑间的时脉偏斜差。
|
