| 摘要 |
<p>本発明に係る薄膜半導体装置（１０）は、基板（１）と、基板の上方に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成された多結晶半導体層（４）からなるチャネル層と、チャネル層上に形成され、表面に凸形状を持つ非晶質半導体層（５）と、非晶質半導体層の上方に形成されたソース電極（８Ｓ）及びドレイン電極（８Ｄ）と、を具備し、非晶質半導体層（５）のチャネル層側の第１の部分（５１）の抵抗率は、非晶質半導体層（５）のソース電極及びドレイン電極側の第２の部分（５２）の抵抗率より小さい。</p> |
