基于李氏制约竞争计数编码的异步FIFO地址转换电路

摘要

本发明公开了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路。本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路能够使用李氏制约竞争计数码对深度为16的异步FIFO进行地址转换及管理，简化地址产生电路并提高异步FIFO的可靠性。

主权项

一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于：包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转BCD码电路及第二读写地址比较逻辑电路，其中：所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号；所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号；所述异步FIFO写地址产生电路包含第一反相8位循环移位寄存器、第二反相8位循环移位寄存器、第一5位写地址锁存器、第一初始化预置开关、第二初始化预置开关、第一倒相器、第二倒相器、第三倒相器、第四倒相器、第五倒相器、第六倒相器、第一与门、第二与门和第一异或门，其中：第一反相8位循环移位寄存器的最高位和最低位通过第一倒相器首尾相接，第二反相8位循环移位寄存器的最高位和最低位通过第二倒相器首尾相接；第二与门的输出端分别接第一反相8位循环移位寄存器和第二反相8位循环移位寄存器的CLK移位控制端口；所述第一反相8位循环移位寄存器被第一初始化预置开关预置为固定的特征序列01111111，所述第二反相8位循环移位寄存器被第二初始化预置开关预置为固定的特征序列00011100；第一反相8位循环移位寄存器的并行输出最高端通过第一倒相器接其串行输入端，第二反相8位循环移位寄存器的并行输出最高端通过第二倒相器接其串行输入端；第二反相8位循环移位寄存器并行输出的由低到高的第4位通过第四倒相器和第一5位写地址锁存器的第四输入端连接，第一反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第三倒相器和第一5位写地址锁存器的第三输入端连接，第二反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第二输入端连接，第一反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第一输入端连接；第二反相8位循环移位寄存器并行输出的第4位连接第一与门的第二输入端，第一反相8位循环移位寄存器并行输出的第4位连接第一与门的第三输入端，第二反相8位循环移位寄存器的最低位连接第一与门的第一输出端，第一反相8位循环移位寄存器的最低位通过第五倒相器连接第一与门的第四输出端，第一与门的输出端连接第一异或门的第一输入端，第一5位写地址锁存器的输出端连接第一异或门的第二输入端，第一异或门的输出端连接第一5位写地址锁存器的第五输入端。