一种纠错码译码器

摘要

本发明公开了一种纠错码译码器，包括：1）、从ImpulseC软件到FPGA硬件的生成流程：ImpulseC设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在ImpulseC源元件中描述的元件；最终生成FPGA译码器硬件。通过上述方式，本发明能够用于数字电视解调芯片、高速宽带移动通信系统、压缩图像传输、无线局域网等领域中，进行差错控制，检测并纠正信号传输过程中引入的错误，是保证数据可靠传输的重要组成部分。

主权项

一种纠错码译码器，其特征在于，包括：1）、从Impulse C软件到FPGA硬件的生成流程：Impulse C设计文件经C预处理后，再进行C语言分析；在C语言分析阶段，编译器确定应用中的硬件和软件进程；接下来进行初始优化流程，在循环展开阶段，编译器将相应的循环转化为等价的并行语句；再经二次优化，最后生成可仿真HDL文件，描述了各种进程、流和在Impulse C源元件中描述的元件；最终生成FPGA译码器硬件；  2）、译码器的结构：  译码器采用并行迭代译码结构，给每个变量节点分配一个变量节点更新模块（VNU），给每个校验节点分配一个校验节点更新模块（CNU），实现译码器的完全并行结构；信道初始化数据通过输入模块送入变量节点更新模块进行数据处理后，送入随机存储器，数据经过校验节点更新模块，最后再通过另一个数据线送回变量节点更新模块，完成一次迭代；当条件满足或者迭代完成时，通过输出模块输出迭代结果。