一种基于SystemVerilog的随机验证平台和方法

摘要

本发明公开基于SystemVerilog的随机验证平台,涉及芯片设计领域，包括Test、Generator、Driver、DUT、GoldenReference、Scoreboard、Coverage以及Environment等模块；其中Test模块实例化environment来开始测试，Generator模块产生所有测试激励，Driver模块接收测试激励并驱动到DUT及GoldenReference，Scoreboard模块判断DUT模块功能的正确性，Coverage模块统计测试的覆盖率。该随机验证方法实现了对芯片间接口的控制和监测，提高了验证环境的通用性，大幅提高验证的效率。

主权项

一种基于SystemVerilog的随机验证平台，其特征在于，所述随机验证平台包括Test 模块、Generator模块、Driver模块、DUT模块、Golden Reference模块、Scoreboard模块、Coverage模块以及Environment模块；其中，所述Test 模块用于实例化environment来开始测试；所述Generator模块：产生所有测试激励，并将测试激励传送给Driver模块；所述Driver模块：接收generator模块的测试激励，并驱动到DUT及Golden Reference两模块；所述Scoreboard模块：检查DUT模块与Golden Reference模块得到的输出结果是否一致，从而判断DUT模块功能的正确性；所述Coverage模块：即Functional Coverage，用来统计测试的覆盖率；所述Environment模块：为以上模块的parent模块，即在Environment模块中来实例化以上模块。