用于面积和功耗减少的DFE的电路和方法

摘要

一种1/n速率决策反馈均衡器(DFE)和方法包括多个支路。各支路包括配置成将反馈信号与接收的输入相加的求和器电路以及配置成根据时钟信号接收求和器电路的输出的锁存器。反馈电路包括：复用器，配置成接收各支路的输出作为输入，复用器具有钟控的选择输入并且配置成复用各支路的输出以组成全速率比特序列；以及滤波器，配置成提供从将向各支路的求和器电路提供的接收输入消除符号间干扰(ISI)。

主权项

一种1/n速率决策反馈均衡器(DFE)，所述n是大于1的正整数，包括：多个支路，各支路包括：求和器电路，配置成将反馈信号与接收的输入相加；锁存器，配置成根据时钟信号接收所述求和器电路的输出，每个支路的所述锁存器被不同相位的时钟信号驱动以产生不同部分的比特序列；以及反馈电路，包括：复用器，配置成接收各支路的锁存器产生的不同部分的比特序列作为输入，所述复用器具有钟控的选择输入并且配置成复用各支路的所述锁存器产生的不同部分的比特序列以组成全速率比特序列；以及具有频域传递函数的连续时间无限冲激响应(IIR)滤波器，用于将所述复用器的输出消除符号间干扰(ISI)，并提供给各支路的所述求和器电路。