系统芯片中cache与总线接口的统一位宽转换结构及其转换方法

摘要

系统芯片中cache与总线接口的统一位宽转换结构及其转换方法，转换结构包括处理器核以及通过片上总线与处理器核进行数据交互的多个IP核，存储器控制器IP与片外主存储器连通；处理器核包括指令流水线以及接收指令流水线操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元和位宽/地址转换单元，命中判断逻辑单元向指令流水线发送判断结果，处理器核通过cache总线接口与片上总线连接。本发明转换方法对于字节或者半字的读访问，如果发生cache缺失并且其访问空间属于可缓存区域，则位宽/地址转换单元将其转换成单字访问，然后通过总线完成访存，既不影响原有的更新策略又不失灵活性。

主权项

一种系统芯片中cache与总线接口的统一位宽转换结构，其特征在于：包括处理器核(1)以及通过片上总线(2)与处理器核(1)进行数据交互的多个IP核(3)，其中存储器控制器IP与片外主存储器(4)连通；所述的处理器核(1)包括指令流水线以及能够接收指令流水线读/写操作指令的命中判断逻辑单元，命中判断逻辑单元与cache总线接口之间设置有访问位宽判断单元(5)和位宽/地址转换单元(6)，并且命中判断逻辑单元能够向指令流水线发送判断结果数据，处理器核(1)通过cache总线接口与片上总线(2)连接。