用于可配置数学硬件加速器的微处理器集成配置控制器

摘要

本发明涉及微处理器电路，包括软件可编程微处理器核心和数据存储器。数据存储器包括根据多个可配置数学硬件加速器的各自预定数据结构规格结构化的多组配置数据和用于多个可配置数学硬件加速器的各自输入数据组，每个可配置数学硬件加速器被配置将预定信号处理函数应用至输入数据组。配置控制器经由数据存储器总线耦合至数据存储器且耦合至多个可配置数学硬件加速器。配置控制器被配置从数据存储器的预定地址空间获取每个数学硬件加速器的配置数据组，将多组配置数据转译成多个可配置数学硬件加速器的各自的寄存器级配置数据组，将每组寄存器级配置数据传输至对应可配置数学硬件加速器以及写至对应可配置数学硬件加速器的一个或多个配置寄存器。

主权项

一种微处理器电路，其包括：软件可编程微处理器核心，数据存储器，其可经由数据存储器总线访问，包括多组配置数据的所述数据存储器根据多个可配置数学硬件加速器的各自预定数据结构规格加以结构化，所述数据存储器还包括所述多个可配置数学硬件加速器的各自输入数据组，所述可配置数学硬件加速器中的每个被配置来根据所述寄存器级配置数据的所接收组将预定信号处理函数应用至所述输入数据组，配置控制器，其经由所述数据存储器总线耦合至所述数据存储器且耦合至所述多个可配置数学硬件加速器，所述配置控制器被配置来：通过所述数据存储器总线从所述数据存储器的预定地址空间获取每个数学硬件加速器的所述配置数据组，根据所述各自预定数据结构规格将所述多组配置数据转译成所述多个可配置数学硬件加速器的各自寄存器级配置数据组，将每组寄存器级配置数据传输至对应可配置数学硬件加速器，将每组所述寄存器级配置数据写至所述对应可配置数学硬件加速器的一个或多个配置寄存器。