| 摘要 |
<p>微細化に好適かつコンタクト抵抗を低減した半導体記憶装置を提供する目的で、メモリアレイ（ＭＡ）の配線構造を以下の通りとする。すなわち、ワード線（２）とビット線（３）とを平行に延伸させ、ワード線のそれぞれを他のワード線と結束し、ビット線のそれぞれを他のビット線と結束し、ワード線のうち結束される２本のそれぞれの鉛直上方に設けられる２本のビット線を電気的に分離する。係る構成によって、配線の結束部（ＭＬＣ）においてより大きなコンタクトを形成可能となり、微細化に適したメモリアレイにおいてコンタクト抵抗を低減することが可能となる。</p> |
