可程式加速测试讯号之测试界面板

主权项

一种可程式加速测试讯号之测试界面板，用以装设在一测试机台内，该测试界面板系包含：一模组电路板，系具有一顶面与一底面并划分为复数个N乘以M矩阵减一数量之测试单元区与一讯号转换区，该顶面于每一测试单元区内具有复数个测试讯号垫与复数个测试座安装孔；复数个机台连接器，系设于该底面并位于每一测试单元区之两侧；一场式可程式闸阵列元件，系为封装型态，该场式可程式闸阵列元件系表面接合于该底面并位于该讯号转换区内；复数个电压调节件，系结合于该底面并邻靠该场式可程式闸阵列元件；以及一快闪记忆体元件，系可插拔地模组化结合于该模组电路板，用以储存该场式可程式闸阵列元件的编码程式；其中该测试机台系为DDR2测试机台，该模组电路板系具有一特定尺寸，用以装设于该DDR2测试机台内，而该些测试讯号垫与该些测试座安装孔之位置系对应于DDR3测试槽座。