| 摘要 |
L'invention concerne un procédé automatisé d'analyse d'une carte électronique portant plusieurs circuits FPGA interconnectés et programmés pour implémenter une conception logique prédéterminée, cette carte établissant des liens inter-FPGA reliant des blocs logiques appartenant à différents FPGA, pour former des chemins destinés chacun à être parcouru par un signal, chaque chemin comportant au moins une portion intra-FPGA, et au moins une portion inter-FPGA , ce procédé comportant : - l'établissement d'un graphe représentatif de la carte et dans lequel chaque lien représente une portion inter - FPGA ; - une détermination pour chaque FPGA, au moyen d'un outil d'analyse temporelle statique propre au FPGA, du temps de parcours de chaque portion de chemin traversant ce FPGA, chaque temps de parcours correspondant à la somme des temps de réalisation des opérations logiques appliquées au signal dans le FPGA; - une détermination du temps de parcours inter-FPGA pour chaque portion inter-FPGA représentée par un lien du graphe ; - une détermination du temps de parcours de chaque chemin de la carte, par cumul des temps de parcours intra-FPGA fournis par l'outil d'analyse temporelle statique et des temps de parcours inter-FPGA associés à chaque lien du graphe. |
