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一种基于阈值偏差延迟的物理不可克隆函数电路，包括数据输入模块、控制器、判决器和PUF单元电路，所述的数据输入模块的输入端接入外部数据，所述的数据输入模块的输出端与所述的控制器的输入端连接，其特征在于所述的PUF单元电路包括i位阈值偏差延迟电路，所述的阈值偏差延迟电路由两个延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元；所述的延迟单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四PMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为所述的延迟单元的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的延迟单元的控制端，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的源极和所述的第三PMOS管的漏极连接且其连接端为所述的延迟单元的输入端，所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的反相器的输出端连接，所述的第三PMOS管的源极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接；所述的第一延迟单元的控制端和所述的第二延迟单元的控制端连接且其连接端为所述的阈值偏差延迟电路的控制端，所述的第一延迟单元的输入端为所述的阈值偏差延迟电路的第一输入端，所述的第一延迟单元的输出端为所述的阈值偏差延迟电路的第一输出端，所述的第二延迟单元的输入端为所述的阈值偏差延迟电路的第二输入端，所述的第二延迟单元的输出端为所述的阈值偏差延迟电路的第二输出端，第1位阈值偏差延迟电路的第一输入端和第二输入端连接且其连接端为所述的PUF单元电路的输入端，第j位阈值偏差延迟电路的第一输出端与第j+1位阈值偏差延迟电路的第一输入端连接，第j位阈值偏差延迟电路的第二输出端与第j+1位阈值偏差延迟电路的第二输入端连接，第i位阈值偏差延迟电路的第一输出端和第二输出端与所述的判决器的输入端连接，所述的判决器的输出端为所述的PUF单元电路的输出端，用于输出密钥，所述的控制器根据所述的数据输入模块接入的外部数据生成i位控制信号输出，所述的i位控制信号一一对应输入i位阈值偏差延迟电路的控制端，所述的控制器控制i位阈值偏差延迟电路的工作状态，使所述的PUF单元电路的i位阈值偏差延迟电路工作在NMOS管延迟模式、PMOS管延迟模式或者反相器延迟模式，改变输入所述的数据输入模块中的外部数据时，所述的控制器生成的i位控制信号随之变化，由此所述的控制器输出的i位控制信号由所述的数据输入模块输入的信号确定，当所述的数据输入模块输入的外部数据改变时，所述的控制器输出的i位控制信号发生变化，所述的i位阈值偏差延迟电路的工作状态改变，所述的PUF单元电路中产生的工艺偏差改变，所述的PUF单元电路输出的密钥得到重构；其中，i≥2，j＝1，…，i‑1。 |
