在以正交时脉操作的处理器及至少一直接记忆存取周边设备之间单一埠静态随机存取记忆体之频宽分享

摘要

本发明描述一种双重或三重存取介面(例如，硬体及软体实施)，其藉由协商CPU与DMA周边设备之间之存取请求而允许一CPU及至少一DMA周边设备，例如通用串列汇流排(USB)DMA引擎，将资料传入及/或传出一公共单一埠SRAM，及然后后续形成对该单一埠SRAM之记忆体周期以满足CPU及DMA周边设备二者之记忆体存取通量需求。此藉由例如两个或三个同步记忆体存取请求之间的时间多工授权存取而允许该CPU及该至少一DMA周边设备存取一分享之单一埠SRAM，因此消除对一双重埠记忆体之需求。

主权项

一种用于在至少一直接记忆存取(DMA)周边设备与一以中央处理器(CPU)时脉操作的CPU之间以一记忆体时脉操作之一单一埠静态随机存取记忆体(SRAM)之频宽分享之装置，该装置包含：一中央处理器(CPU)，其具有一第一记忆体介面；一直接记忆存取(DMA)周边设备，其具有一第二记忆体介面；一单一埠静态随机存取记忆体(SRAM)，其具有一第三记忆体介面；及一双重存取介面，其具有第四、第五及第六记忆体介面，其中该第四记忆体介面系耦接至该第一记忆体介面，该第五记忆体介面系耦接至该第二记忆体介面，且该第六记忆体介面系耦接至该第三记忆体介面，藉此该双重存取介面使该CPU在与该单一埠SRAM之DMA异动期间能够执行与该单一埠SRAM的读取、写入及读取-修改-写入异动，其中在一CPU时脉周期期间，该双重存取介面系操作以为该CPU及该DMA周边设备存取该SRAM，其中当该CPU对该双重存取介面发出一读取异动时，该双重存取介面：等待一记忆体周期；经由在该第六记忆体介面及该第三记忆体介面之间之一链结以对该单一埠SRAM产生一读取周期；在一记忆体存取时间已完成之后，锁存来自该单一埠SRAM之读取资料，且释放在该第三记忆体介面及该第六记忆体介面之间之该链结；及使来自该单一埠SRAM之经锁存读取资料可用于该CPU；且其中除了该读取周期之外，该SRAM系可用于存取该DMA周边设备。