| 主权项 |
1﹒一种MOS型半导体装置,其特征为:上述之MOS型半导体装置系包括:一导电型半导体基板;在上述半导体基板表面以特定间距依序形成之第1.第2.第3凹部、形成于上述为1及第2凹部之间,并扩散有逆导电型杂质之第残留区;形成于上述第2及第3凹部之间,并扩散有逆导电型杂质之第2残留区,及在上述第2凹部内隔者绝缘膜埋设之闸极区。2﹒如申请专利范围第1项之MOS型半导体装置,其中,第1及第2残留区的杂质扩散须到达上述各凹部的底面,而上述闸极区的高度也须达到其上端表面超过半导体基板之表面以上。3﹒如申请专利范围第2项之MOS型半导体装置,其中,上述闸极区为在其下面与其侧面敷有多晶矽层之钨金属层,且在上述第1及第2残留区的上面也盖有钨金属层。4﹒如申请专利范围第3项之MOS型半导体装置,上述第1及第2残留区具有其下端比上端更宽广的梯形形状。5﹒如申请专利范围第2项之MOS型半导体装置,上述凹极区为仅以多晶矽层形成之MOS型半导体装置。6﹒一种半导体装置的制造方法,其特征为上述之半导体装置的制造方法系包括;在一导电型半导体基板表面以特定间距形成第1.第2.第3凹部的第1制程,在上述第1及第2凹部之向与及上述第2及第3凹部之间形成之第1及第2残留区上扩散以逆导电型杂质而形成杂质区的第2制程,全面形成作为闸极氧化膜用之氧化膜的第3制程,在上述氧化膜上,堆积成为闸极电极用之电极层的第4制程,除去上述第1及第3凹部上之上述电极层的第5制程,全面堆积层间缘膜的第6制程,除去在上述第1及第2残留区上与及在上述第2凹部内之上述层间绝缘膜的第7制程,除去上述第1及第2残留区上之上述电极层的第8制程,以导电层封埋在上述第2凹部内,被上述电极层所包围区域的第9制程,形成分别与上述2个杂质区及上述电极层作电性接触之配线层的第10制程。7﹒如申请专利范围第6项之半导体装置的制造方法,其中,上记第1制程中,藉着将正光阻曝光部份的过度曝光或过度显像而使未曝光部份的尺寸达于解析度以下,而以细微加工可达之最小间距形成上述第1.第2.第3凹部。8﹒如申请专利范围第7项之半导体装置的制造方法,在上述第2制程之后且在上述第3制程之前,再加入利用热氧化形成氧化化膜后,将此氧化膜以口退蚀刻法除去,而在上述残留区的侧壁形成侧璧部,并以此侧壁部为蚀刻罩形成比上述凹部具更窄宽度凹部的制程。9﹒如申请专利范围第7项之半导体装置的制造成法,上述电极层不仅由多晶矽层所构成而且上述多晶矽层亦封埋了上述闸极氧化膜上的上述凹部。10﹒如申请专利范围第8项之半导体装置的制造方法,其中,在上述第4制程之前,以较薄之多晶矽层形成闸极电极后,除去上述凹部之杂质区上的上述闸极氧化膜,并分别在上述多晶矽层上面与上述凸部之杂质区上面堆积钨金属层,且以此钨金属层来封埋上述多晶矽层上的上述凹部。11﹒一种半导体装置的制造方法,其特征为上述之半导体装置的制造方法系包括:在一导电型半导体基板表面以特定间距形成第1.第2.第3凹部的第1制程,在上述第1及第2凹部之间与及上述第2及第3凹部之间形成之第1及第2残留区上扩散以逆导电型杂质而形成杂质区的第2制程,全面形成作为闸极氧化膜用之氧化膜的第3制程,在上述氧化膜上,堆积成为闸极电极用之电极层的第4制程,除去上述第1及第3凹部上之上述电极层的第5制程,全面堆积层间绝缘膜的第6制程,在上述第1及第2残留区上面的层间绝缘层开设接触孔,并形成藉着这些接触孔两分别与上述2个杂质区及上述电极层作电性接触之配线层的第7制程。12﹒如申请专利范围第11项之半导体装置的制造方法,其中,上记第1制程中,藉着将正光阻曝光部份的过度曝光或过度显像而使未曝光部份的尺寸达于解析度以下,而以细微加工可达之最小间距形成上述第1.第2.第3凹部。图示简单说明图1显示依本发明之MOS型半导体装置之构造的部份元件断面图。图2为实现图1所示构造之制造方法的各制程断面图。图3为依本发明之半导体装置的其他实施例之制造方法的各制程断面图。 |
