一种应变SiGe HBT垂直沟道BiCMOS集成器件及制备方法

摘要

本发明公开了一种应变SiGe HBT垂直沟道BiCMOS集成器件及制备方法，首先在Si衬底片上制备埋层，生长N-Si作为双极器件集电区，光刻基区，在基区区域生长P-SiGe、i-Si、i-Poly-Si，制备深槽隔离，形成发射极、基极和集电极，形成SiGe HBT器件；在衬底NMOS器件和PMOS器件有源区上分别生长N型Si外延层、N型应变SiGe层、P型应变SiGe层、N型应变SiGe层、N型Si层等，在NMOS器件有源区制备漏极、栅极和源区，完成NMOS器件制备；在PMOS器件有源区制备虚栅极，形成PMOS器件源、漏；刻蚀虚栅，完成PMOS器件制备，形成BiCMOS集成器件及电路；本发明充分利用应变SiGe材料在垂直方向电子迁移率和水平方向空穴迁移率高于弛豫Si的特点，在低温工艺下，制造出性能增强的应变SiGeHBT、垂直沟道BiCMOS集成电路。

主权项

一种应变SiGe HBT垂直沟道BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：第一步、选取掺杂浓度为5×10¹⁴～5×10¹⁵cm^‑3的P型Si片作为衬底；第二步、在衬底表面热氧化一厚度为300～500nm的SiO₂层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；第三步、去除表面多余的氧化层，利用化学汽相淀积(CVD)的方法，在600～750℃，衬底上生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3，作为集电区；第四步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15～25％，厚度为20～60nm，P型掺杂，掺杂浓度为5×10¹⁸～5×10¹⁹cm^‑3，作为基区；第二层是未掺杂的本征Si层，厚度为10～20nm；第三层是未掺杂的本征Poly‑Si层，厚度为200～300nm，作为基极和发射区；第五步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积(CVD)方法，在600～800℃，在深槽内填充SiO₂；第六步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第七步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215～325nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第八步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO₂层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成基极接触区域；第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×10¹⁷～5×10¹⁷cm^‑3，形成发射区；第十步、光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly‑Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成集电极接触区域，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为0.7～1.4μm的浅槽，利用化学汽相淀积(CVD)的方法，在600～750℃，在浅槽中连续生长五层材料：第一层是厚度为0.5～1.0μm的N型Si外延层，掺杂浓度为5×10¹⁹～1×10²⁰cm^‑3，作为NMOS器件漏区；第二层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^‑3，Ge组分为10％，作为NMOS器件的第一N型轻掺杂源漏结构(N‑LDD)层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3，Ge组分为梯度分布，下层为10％，上层为20～30％的梯度分布，作为NMOS器件沟道区；第四层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1～5×10¹⁸cm^‑3，Ge组分为为20～30％，作为NMOS器件的第二N型轻掺杂源漏结构(N‑LDD)层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×10¹⁹～1×10²⁰cm^‑3，作为NMOS器件源区；第十二步、利用化学汽相淀积(CVD)的方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600～750℃，在PMOS器件有源区生长一N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3，Ge组分为10～30％，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，将沟槽填满，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；第十三步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂，形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO₂，保留漏沟槽侧壁的SiO₂，利用化学汽相淀积(CVD)方法，在600～780℃，淀积掺杂浓度为1～5×10²⁰cm^‑3的N型Ploy‑Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy‑Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；第十四步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO₂，形成NMOS器件栅介质层，然后利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^‑3的N型Poly‑Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly‑Si和HfO₂，形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；第十五步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO₂和一层厚度为200～300nm的Poly‑Si，光刻Poly‑Si和SiO₂，形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的P型轻掺杂源漏结构(P‑LDD)；第十六步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，干法刻蚀掉衬底表面上的SiO₂，保留Ploy‑Si侧壁的SiO₂，形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×10¹⁹～1×10²⁰cm^‑3；第十七步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO₂层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；用物理气相沉积(PVD)淀积W‑TiN复合栅，用化学机械抛光(CMP)去掉表面金属，以W‑TiN作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件；第十八步、利用化学汽相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO₂层，光刻引线孔，金属化，溅射金属，光刻引线，构成导电沟道为22～45nm的应变SiGe HBT、垂直沟道BiCMOS集成器件。