| 主权项 |
1.一种管线式(pipelined)一心跳式(systolic)一单指令多资料流(SIMD)阵列处理架构,系包括:一控制器;多数个处理元件构成阵列式主体结构,其中各处理元件系由一乘法器,一加法器以及一暂存器所组成,其中,乘法器之一输出端系与加法器之一输入端连接,乘法器之一输入端即连接处理元件之输入端,接受处理元件之输入资料,加法器之输出端则连接该暂存器,而该暂存器之输出端连接至加法器之另一输入端,加法器之输出端并连接至处理元件之输出端,且该加法器与该暂存器皆受上述控制器之控制;多组暂存器阵列,分别设于处理元件主体结构之输入端与输出端;多数个多工器,分别配置于上述多组暂存器阵列之传输端;一多埠记忆体,系与处理元件主体结构输入端之多组暂存器阵列之前端相连接;一组广播式传输线,系连接于处理元件主体结构之输入端,以接受处理元件主体结构之回授输出以及上述多埠记忆体之资料;上述之各暂存器阵列中之暂存器,多工器,以及多埠记忆体并均受上述控制器之控制。2.一种管线式(pipelined)一心跳式(systolic)一单指令多资料流(SIMD)阵列处理架构,系包括:一控制器;多数个处理元件构成阵列式主体结构,其中各处理元件系由一加法器,一暂存器以及一乘法器所组成,并以上述之控制器对该加法器以及该暂存器连接控制,且该加法器与该乘法器之一输入端为处理元件之输入端,并于加法器之输出端与乘法器另一输入端间,加入该暂存器,同时以该暂存器之输出端连接至加法器另一输入端上,而乘法器之输出端连接至处理元件之一输出端;多组暂存器阵列,分别设于处理元件主体结构之输入端与输出端;多数个多工器,分别配置于上述多组暂存器阵列之传输端;一多埠记忆体,系与处理元件主体结构输入端之多组暂存器阵列之前端相连接;一组广播式传输线,系连接于处理元件主体结构之输入端,以接受处理元件主体结构之回授输出以及上述多埠记忆体之资料;上述之各暂存器阵列中之暂存器,多工器,以及多埠记忆体并均受上述控制器之控制。3.一种管线式(pipelined)一心跳式(systolic)一单指令多资料流(SIMD)阵列处理架构,系包括:一控制器;多数个处理元件构成阵列式主体结构,其中各处理元件系由一绝对差値运算元件,一乘法器,一加法器以及一暂存器所构成,并以上述之控制器对加法器以及暂存器连接控制,其绝对差値运算元件之输入端系为处理元件之输入端,而该绝对差値运算元件之输出端,则连接乘法器之输入端,并由此乘法器之输出端连接加法器之一输入端,而加法器之输出端上连接上述该暂存器,并由该暂存器之输出端接连至加法器另一输入端上,同时加法器之输出端系为处理元件之一输出端;多组暂存器阵列,分别设于处理元件主体结构之输入端与输出端;多数个多工器,分别配置于上述多组暂存器阵列之传输端;一多埠记忆体,系与处理元件主体结构输入端之多组暂存器阵列之前端相连接;一组广播式传输线,系连接于处理元件主体结构之输入端,以接受处理元件主体结构之回授输出以及上述多埠记忆体之资料;上述之各暂存器阵列中之暂存器,多工器,以及多埠记忆体并均受上述控制器之控制。4.一种管线式(pipelined)一心跳式(systolic)一单指令多资料流(SIMD)阵列处理架构,系包括:一控制器;多数个处理元件构成阵列式主体结构,其中各处理元件系由一绝对差値运算元件,一暂存器以及一加法器所构成,并以上述之控制器对加法器以及暂存器连接控制,其绝对差値运算元件之输入端,即为处理元件之输入端,而绝对差値运算元件之输出端,则与加法器之一输入端连接,并在加法器之输出端上与上述之该暂存器连接,且由该暂存器之输出端连接加法器另一输入端,其以加法器之输出端为处理元件之输出端;多组暂存器阵列,分别设于处理元件主体结构之输入端与输出端;多数个多工器,分别配置于上述多组暂存器阵列之传输端;一多埠记忆体,系与处理元件主体结构输入端之多组暂存器阵列之前端相连接;一组广播式传输线,系连接于处理元件主体结构之输入端,以接受处理元件主体结构之回授输出以及上述多埠记忆体之资料;上述之各暂存器阵列中之暂存器,多工器,以及多埠记忆体并均受上述控制器之控制。5.一种管线式(pipelined)一心跳式(systolic)一单指令多资料流(SIMD)阵列处理之方法,其乃在处理元件之输入及输出端,以混合广播式(Broadcasting)及心跳式(systolic)之方法串组各暂存器,并于暂存器之间加入多工器以做资料传移之选择,同时处理元件输出之资料亦可做回导输入,使资料传输应用得当,同时资料之转移、运算及输入/输出可同时进行处理。6.如申请专利范围第1项所述之处理架构,其中,在各处理元件中乘法器之输出端与加法器之一输入端间,系另设有一暂存器。7.如申请专利范围第1项所述之处理架构,其中,在各处理元件之输入端与乘法器之一输入端间,设有一常数暂存器档,且在乘法器之一输出端与加法器之一输入端间,设有一暂存器。8.如申请专利范围第1项所述之处理架构,其中,系另各以一先进先出储存器为接受各处理元件之输入资料,并提供为处理元件之另一输出;且乘法器之输出端与加法器之一输入端间,系设一暂存器。9.如申请专利范围第1项所述之处理架构,其各处理元件系另包括:常数暂存器档,接于处理元件一输入端与乘法器之一输入端间;另一暂存器,接于乘法器之输出端与加法器之一输入端之间;资料暂存器档,接于加法器之输出端上;以及三态缓冲器与解码器,藉以连接资料暂存器档之输出,以提供为处理元件之另一输出端;上述常数暂存器档,另一暂存器,资料暂存器档,三态缓冲器与解码器亦均受前述控制器之控制。10.如申请专利范围第2项所述之处理架构,其中各处理元件中,系以一常数暂存器档设于处理元件之输入端以及乘法器之一输入端间,且常数暂存器档并以上述之控制器连接控制。11.如申请专利范围第2项所述之处理架构,其中各处理元件中,系以一常数暂存器档设置于处理元件输入端及乘法器之一输入端间,另有一资料暂存器档连接输出端,并以此资料暂存器档接连三态缓冲器及解码器,提供为处理元件之另一输出端,同时常数暂存器档、资料暂存器档、三态缓冲器以及解码器皆受上述之控制器所连接控制。12.如申请专利范围第2项所述之处理架构,其中各处理元件中,系以一先进先出储存器连接处理元件之输入端,并提供为处理元件之另一输出端,且该先进先出储存器并以上述之控制器连接控制。13.如申请专利范围第3项所述之处理架构,其中在各处理元件中,系以一暂存器加于绝对差値运算元件输出端与乘法器输入端间,并以另一暂存器设置于乘法器之输出端与加法器之一输入端间,且该二暂存器并以上述之控制器连接控制。14.如申请专利范围第3项所述之处理架构,其中在各处理元件中,系以一先进先出储存器连接处理元件之输入端,并提供为处理元件之另一输出端,且该先进先出储存器并上述之控制器连接控制。15.如申请专利范围第3项所述之处理架构,其中在各处理元件中,系以一资料暂存器档连接于加法器之输出端,并以三态缓冲器及解码器连接资料暂存器档,提供为处理元件另一输出端,同时资料暂存器档、三态缓冲器以及解码器皆受上述之控制器所连接控制。16.如申请专利范围第4项所述之处理架构,其中在各处理元件中,系以一暂存器设置于绝对差値运算元件之输出端,与加法器之一输入端间,且该暂存器并以上述之控制器连接控制。17.如申请专利范围第4项所述之处理架构,其中在各处理元件中,系以一先进先出储存器连接于处理元件之输入端,并提供为处理元件之另一输出端,且该先进先出暂存器并以上述之控制器连接控制。18.如申请专利范围第4项所述之处理架构,其中在各处理元件中,系以一资料暂存器档连接在加法器之输出端上,并由三态缓冲器及解码器连接资料暂存器档之输出端,提供为处理元件之另一输出端,同时资料暂存器档、三态缓冲器以及解码器皆受上述之控制器所连接控制。19.如申请专利范围第1项所述之处理架构,其中处理元件所构成之阵列式主体结构,系采用二维之阵列连接。20.如申请专利范围第2项所述之处理架构,其中处理元件所构成之阵列式主体结构,系采用二维之阵列连接。21.如申请专利范围第3项所述之处理架构,其中处理元件所构成之阵列式主体结构,系采用二维之阵列连接。22.如申请专利范围第4项所述之处理架构,其中处理元件所构成之阵列式主体结构,系采用二维之阵列连接。23.如申请专利范围第1项所述之阵列处理架构,其系以分阶管线式之阵列架构与微处理机、数位信号处理器相结合。24.如申请专利范围第2项所述之阵列处理架构,其系以分阶管线式之阵列架构与微处理机、数位信号处理器相结合。25.如申请专利范围第3项所述之阵列处理架构,其系以分阶管线式之阵列架构与微处理机、数位信号处理器相结合。26.如申请专利范围第4项所述之阵列处理架构,其系以分阶管线式之阵列架构与微处理机、数位信号处理器相结合。27.如申请专利范围第1项所述之阵列处理架构,其系在阵列处理器之前后,与多个处理元件所组成之心跳式结构连接,并与微处理机、数位信号处理器相结合。28.如申请专利范围第2项所述之阵列处理架构,其系在阵列处理器之前后,与多个处理元件所组成之心跳式结构连接,并与微处理机、数位信号处理器相结合。29.如申请专利范围第3项所述之阵列处理架构,其系在阵列处理器之前后,与多个处理元件所组成之心跳式结构连接,并与微处理机、数位信号处理器相结合。30.如申请专利范围第4项所述之阵列处理架构,其系在阵列处理器之前后,与多个处理元件所组成之心跳式结构连接,并与微处理机、数位信号处理器相结合。第一图为本发明之管线式一心跳式一单指令多资料流阵列处理架构之线路架构图。第二图为本发明之处理元件(Processingelement)之内部架构图。第三图为本发明之处理元件之模式控制唯读记忆体输入输出真假値表。第四图为本发明之处理元件(PE)内部第一模式架构图。第五图为本发明之处理元件内部第二模式架构图。第六图为本发明之处理元件内部第三模式架构图。第七图为本发明之处理元件内部第四模式架构图。第八图为本发明之处理元件内部第五模式架构图。第九图为本发明之处理元件内部第六模式架构图。第十图为本发明处理元件矩阵运算(matrixcomputation)之线路架构图。第十一图为本发明处理矩阵运算时,以计时周期(clock cycle)为基准之资料载入示意图。第十二图为本发明处理矩阵运算时,以计时周期(clock cycle)为基准之资料转换示意图。第十三图为本发明处理有限脉冲响应滤波器(FIR Filters)之线路架构图。第十四图为本发明处理有限脉冲响应滤波器(FIRFilters)时,以计时周期为基准之资料处理示意图。第十五图为本发明处理无限脉冲响应滤波器(IIR Filters)之线路架构图。第十六图为本发明处理无限脉冲响应滤波器(IIR Filters)时,以计时周期为基准之资料处理示意图。第十七图为本发明处理边缘检测(Edge detection)及弄平(smoothing)之线路架构图。第十八图为本发明处理边缘检测(Edge detection)及弄平(smoothing)时,以计时周期为基准之资料处理示意图。第十九图为本发明处理边缘检测(Edge detection)以及处理弄平(smoothing)时,以计时周期为基准之各控制讯号动作示意图。第二十图为本发明处理二维离散余弦转换(Two-- Dimensional DCT)之线路架构图。第二十一图为本发明处理二维离散余弦转换之常数(constants)载入之控制及资料讯号示意图。第二十二图及第二十三图为本发明处理二维离散余弦转换时,以计时周期为基准之控制及资料讯号示意图。第二十四图为本发明以二维之阵列架构实施例图。第二十五图为本发明以二维之阵列架构及处理元件(Processing element)内部架构之实施例图。第二十六图为本发明以二维阵列架构处理二维离散余弦转换(Two--Dimensional DCT)之常数(constants)资料载入示意图。第二十七图和第二十八图为本发明以二维阵列架构处理二维离散余弦转换时,以计时周期(Clock Cycle)为基准之控制(control)及资料(Data)讯号示意图。第二十九图为本发明以二维阵列架构来处理影像移动评估(Motion estimation)以及样板比对(template matching)之线路架构图。第三十图为本发明用来处理影像移动评估以及样板比对之二维阵列架构及处理元件(Processing element)内部架构之实施例图。第三十一图为本发明以二维阵列架构(Two-Dimemsional arrayarchitecture)来处理影像移动评估(Motion estimation)及样板比对(template matching)时,以计时周期为基准之资料讯号示意图。第三十二图为本发明以二维阵列架构来处理影像评估及样板比对时,以计时周期为基准之控制讯号示意图。第三十三图为本发明采用分阶管线式(stagepipelined)架构实施例之阵列架构图。第三十四图为本发明用以计算1008点之离散傅利叶转换之实施例阵列架构图。第三十五图为本发明与心跳式结构(systolicArchitecture)相结合之实施例阵列架构图。第三十六图 |
