发明名称 |
一种异步时钟并串转换半周期输出电路 |
摘要 |
本发明实施例公开了一种异步时钟并串转换半周期输出电路,包括同步分频时钟产生电路10、数据同步电路20、控制信号产生电路40和并串转换输出电路30。数据同步电路20实现输入数据与高频时钟信号的同步,并且并串转换输出电路30实现将输入数据从并行转换为串行输出。本发明的实施例的电路中,能够同时实现异步时钟同步和并串转换,并且电路结构简单。 |
申请公布号 |
CN104283561A |
申请公布日期 |
2015.01.14 |
申请号 |
CN201410485272.5 |
申请日期 |
2014.09.22 |
申请人 |
电子科技大学 |
发明人 |
吕坚;阙隆成;刘慧芳;张壤匀;周云 |
分类号 |
H03M1/36(2006.01)I |
主分类号 |
H03M1/36(2006.01)I |
代理机构 |
成都行之专利代理事务所(普通合伙) 51220 |
代理人 |
谭新民 |
主权项 |
一种异步时钟并串转换半周期输出电路,其特征在于,包括:同步分频时钟产生电路(10),所述同步分频时钟产生电路(10)基于高频时钟信号(clk_f)产生第一分频时钟信号(clk1)、第二分频时钟信号(clk2)、第三分频时钟信号(clk3)和第四分频时钟信号(clk4);数据同步电路(20),所述数据同步电路(20)连接到所述同步分频时钟产生电路(10),所述数据同步电路(20)接收输入数据(D<7:0>)并根据所述第一分频时钟信号(clk1)将所述输入数据(D<7:0>)与所述高频时钟信号(clk_f)同步;控制信号产生电路(40),所述控制信号产生电路(40)连接到所述同步分频时钟产生电路(10),并根据所述第一分频时钟信号(clk1)、第二分频时钟信号(clk2)、第三分频时钟信号(clk3)和第四分频时钟信号(clk4)产生控制信号(sel<3:0>);并串转换输出电路(30),所述并串转换输出电路(30)连接到所述数据同步电路(20)和所述控制信号产生电路(40),并根据所述控制信号(sel<3:0>)将所述输入数据串行输出。 |
地址 |
610000 四川省成都市高新区(西区)西源大道2006号 |