发明名称 |
半导体设备及其制造方法 |
摘要 |
半导体设备及其制造方法。本发明的一个目的在于,在有限的面积中形成多个元件,以便减少由用于集成的元件占用的面积,使得可在诸如液晶显示设备和含有EL元件的发光设备的半导体设备中推动更高的分辨率(增加像素数量)、以小型化来减少每一显示像素的节距以及驱动像素部分的驱动电路的集成。对光刻过程应用配备有由衍射光栅图案或半透明薄膜构成并具有降低光强度的功能的辅助图案的光掩膜或标线,用于形成栅电极以便形成复杂栅电极。此外,可通过仅仅改变掩膜而无需增加处理的次数在同一衬底上形成具有上述多栅结构的顶栅TFT和具有单栅结构的顶栅TFT。 |
申请公布号 |
CN102646600B |
申请公布日期 |
2015.01.14 |
申请号 |
CN201210102929.6 |
申请日期 |
2006.05.19 |
申请人 |
株式会社半导体能源研究所 |
发明人 |
大沼英人;永井雅晴;纳光明;坂仓真之;小森茂树;山崎舜平 |
分类号 |
H01L21/336(2006.01)I |
主分类号 |
H01L21/336(2006.01)I |
代理机构 |
上海专利商标事务所有限公司 31100 |
代理人 |
李玲 |
主权项 |
一种用于制造半导体器件的方法,包含以下步骤:在半导体层上形成绝缘膜;在所述绝缘膜上形成第一导电膜;在所述第一导电膜上形成第二导电膜;在所述第二导电膜上形成包含端部分和中央部分的抗蚀图案,从截面上看所述端部分和中央部分比所述抗蚀图案的其它部分厚;蚀刻所述第二导电膜和所述第一导电膜,以便从所述第一导电膜形成第一导电图案以及从所述第二导电膜形成多个第二导电图案,所述第二导电图案彼此分离地位于所述第一导电图案上;以及通过掺杂一种导电性的杂质元素在所述半导体层中形成多个沟道形成区、多个第一杂质区、多个第二杂质区和多个第三杂质区,其中所述第一杂质区的每一个位于所述第一导电图案外部,所述第二杂质区的每一个与所述第一导电图案重叠,而所述第三杂质区的每一个位于两个所述沟道形成区之间,以及其中所述第二导电图案的数目和沟道形成区的数目相同,并且所述数目至少为3。 |
地址 |
日本神奈川县 |