| 主权项 |
1.一种半导体记忆体,包含:一资料路径,包含数个层次阶段,每一阶段包含与其他阶段不同之位元资料;至少两个预取出电路,置放于阶段间,该至少两个预取出电路包含至少两个闩锁,用以接收资料位元及储存资料位元,直到层次中之下个阶段能够接收位元资料,该至少两个预取出电路系置放在阶段中间,使得阶段间之总资料速率实质上相等;以及一控制信号,用于控制该至少两个阶段之闩锁,使得预取出电路能维持两阶段间之总资料速率。2.如申请专利范围第1项之半导体记忆体,其中预取出电路具有8位元之深度。3.如申请专利范围第1项之半导体记忆体,其中数个阶段包含层次较低之第一阶段及层次较高之第二阶段,并在其间具有一预取出电路,预取出电路之深度大于或等于第一阶段之位元资料速率除以第二阶段之位元资料速率后所得之四舍五入之整数商。4.如申请专利范围第1项之半导体记忆体,其中阶段包含一个感测放大器及先入/先出。5.如申请专利范围第1项之半导体记忆体,其中总资料速率系大于400Mb/sec。6.如申请专利范围第1项之半导体记忆体,其中层次阶段被设计成由层次资料线横跨过记忆单元之阵列及写入/写出驱动器。7.如申请专利范围第1项之半导体记忆体,其中阶段中间之总资料速率可由预取出深度乘以阶段之位元资料速率而得。8.一种半导体记忆晶片,包含:一记忆体阵列,具有区段,每一区段具有四个象限,每一个象限包含奇数行及偶数行之记忆单元;一资料路径与每一象限相关,包含当地资料线,用以传送记忆体资料,当地资料线与第一阶段耦合,包含第一感测放大器电路,第一阶段系与第二阶段耦合,包含第二感测放大器(藉由主资料线),第二阶段与第三阶段耦合,包含一先入/先出/离晶片驱动器电路(藉由读取/写入驱动器线),先入/先出/离晶片驱动电路(藉由读取/写入驱动器线),先入/先出/离晶片驱动器电路与输入/输出管脚耦合;至少两个闩锁电路置放于阶段间,用以提供将资料传送过资料路径之预取出能力,该至少两个闩锁电路用于接收及储存资料位元,直到在资料路径上之下一个阶段能够接收资料位元,该至少两个闩锁电路系与阶段相关,使得阶段间之资料速率实质上与每一阶段之所要资料速率/阶段相等;以及控制信号,用于控制该至少两个闩锁电路,使得预取出能力能够维持阶段间之资料速率。9.如申请专利范围第8项之半导体记忆体晶片,其中闩锁电路提供预取出之8位元深度。10.如申请专利范围第9项之半导体记忆体晶片,其中预取出之深度系分散为第二阶段之四位元及第三阶段之二位元。11.如申请专利范围第9项之半导体记忆体晶片,其中预取出之深度分散为第一阶段之2位元,在第二阶段之二位元,以及在第三阶段之2位元。12.如申请专利范围第8项之半导体记忆体晶片,其中预取出之深度系一大于或等于一阶段之位元资料速率除以另一阶段之位元资料速率后四舍五入之整数商値。13.如申请专利范围第8项之半导体记忆体晶片,其中半导体记忆体晶片包含超过每秒钟400Mb之总资料速率。14.如申请专利范围第8项之半导体记忆体晶片,其中控制信号包含指针信号,用于以一正确猝发序列传送阶段间之资料。15.如申请专利范围第8项之半导体记忆体晶片,其中半导体记忆体晶片可以是同步DRAM晶片,rambus DRAM晶片,及SyncLinkDRAM晶片其中之一。16.如申请专利范围第8项之半导体记忆体晶片,其中第二阶段包含用于致能第二阶段之开关,而控制信号包含指针信号,用于启动及关闭开关。17.如申请专利范围第8项之半导体记忆体晶片,其中第三阶段包含用于致能第三阶段之开关,而控制信号包含用于启动及关闭开关之控制信号。18.如申请专利范围第8项之半导体记忆体晶片,其中第一阶段之位元资料速率约为每位元20ns。19.如申请专利范围第8项之半导体记忆体晶片,其中第二阶段之位元资料速率系在每位元10ns及每位元20ns之间。20.如申请专利范围第8项之半导体记忆体晶片,其中第三阶段之位元资料速率约为每位元5ns。21.如申请专利范围第8项之半导体记忆体晶片,其中更包含一控制电路,用于递增偶或奇起始位址,而提供用于产生控制信号之序列位址。22.如申请专利范围第8项之半导体记忆体晶片,其中更包含一控制电路,用于自偶或奇起始位址形成位址,以提供间隔位址来产生控制信号。23.如申请专利范围第8项之半导体记忆体晶片,其中在阶段之间之总资料速率系由预取出深度及该阶段之位元资料速率相乘计算而得。图式简单说明:第1图系一区块图,用以显示一记忆体单元,其具有层次资料路径及根据本发明之预取出。第2图系一区块图,用以显示第1图之记忆体电路之另一实施例,具有根据本发明之含有预取出之层次资料路线;第3图为根据本发明之层次预取出电路之一般型式之区块图;第4图为根据本发明之1 Gb SDRAM晶片,显示出在FIFOs下之预取出;第5图为根据本发明之SSA及FIFO控制电路。 |
