非挥发记忆胞元及制造方法

摘要

具背面通道隔离的记忆体胞元电晶体被制造而不需使用SOI基材。藉由以该字元线路堆叠做为遮罩，该半导体材料在该字元线路两侧被蚀刻，先以不均向性蚀刻及接着为同向性蚀刻以加宽蚀刻电洞及在闸电极下方及距离形成该闸介电体的该ONO储存层一段距离形成一种过切。该过切被填充，由此一种至少20奈米最大厚度的埋藏氧化物层在与通道区域下方形成，此通道区域为于至少1017公分-3的密度下被p-掺杂。

主权项

1.一种制造具一种半导体本体或半导体层的非挥 发记忆体胞元之方法, 置于该半导体本体或半导体层表面的经埋藏位元 线路及在施用于该位元线路的该表面的导体条带, 一种源极区域及汲极区域的每一个由该位元线路 的其中一个连接, 施用于至少在该源极区域及该汲极区域间的该表 面之闸介电体, 一种闸电极被放置于该闸介电体,及 一种字元线路电连接至该闸电极,该字元线路横越 该位元线路及与该位元线路电绝缘, 其包括下列步骤: 在第一步骤提供一种具至少一个半导体层的半导 体本体或基材, 在第二步骤沉积一种包括提供用以捕获电荷载体 的储存层之闸介电体, 在第三步骤沉积一种提供用做该闸电极的层, 在第四步骤形成在该层的开孔及形成在该开孔内 的侧壁的间隔物, 在第五步骤经由该开孔植入掺杂剂以形成该经埋 藏位元线路, 在第六步骤施用该导体条带于该经埋藏位元线路 上,及施用电绝缘覆盖层于该导体条带上, 在第七步骤施用至少一个电连接至该闸电极的字 元线路层,及施用一种硬遮罩层于该至少一个字元 线路层的顶部,该硬遮罩层被使用以结构该闸电极 及该至少一个字元线路层以形成字元线路堆叠, 在第八步骤在该位元线路间该字元线路堆叠的两 侧不均向性地向下蚀刻进入该半导体本体或半导 体层至低于该源极区域及该汲极区域的位准以形 成自行对准于该字元线路堆叠的蚀刻电洞,及 在第九步骤以电绝缘材料填充该蚀刻电洞。 2.根据申请专利范围第1项的方法,另外包括: 在不均向性蚀刻以形成该蚀刻电洞后,接着为同向 性蚀刻进入该蚀刻电洞以在该闸电极下方延伸及 距离该闸电极一段距离形成过切。 3.根据申请专利范围第2项的方法,另外包括: 执行同向性蚀刻以使该过切形成横越该字元线路 延伸的连续开孔。 4.根据申请专利范围第2或3项的方法,另外包括: 在不均向性蚀刻以形成该蚀刻电洞后,施用一种覆 盖至该字元线路堆叠的侧边及该蚀刻电洞,以当同 向性蚀刻时保护该侧壁。 5.根据申请专利范围第1至3项中任一项的方法,其 中该储存层以三层氧化物-氮化物-氧化物层被施 用。 6.一种制造非挥发记忆体胞元之方法,其包括步骤: 提供一种半导体本体或半导体层, 施用一种介电体材料的储存层于该半导体本体或 半导体层的表面, 施用一种被提供用做闸电极的层于该储存层上, 来成开孔于该层内及经由该开孔植入掺杂剂以形 成被提供用做经埋藏位元线路及用做源极及汲极 的经掺杂区域, 施用位元线路堆叠于该经埋藏位元线路,该位元线 路堆叠的每一个包括至少一个导体条带, 形成一种横越该位元线路的字元线路,该字元线路 电连接至该闸电极及与该位元线路电绝缘,且结构 化该闸电极,藉由使用该字元线路为遮罩,执行一 种不均向性蚀刻方法进入在该字元线路两侧的该 位元线路的该半导体本体或半导体层,由此蚀刻电 洞形成,及 沉积一种电绝缘材料做为该蚀刻电洞的填充物。 7.根据申请专利范围第6项的方法,另外包括: 在该不均向性蚀刻方法后,执行后续的同向性蚀刻 方法进入该蚀刻电洞,由此一种适切以在提供用做 通道区域的半导体区域下方延伸的方式被形成,及 沉积一种电绝缘材料做为该过切及该蚀刻电洞的 填充物。 8.根据申请专利范围第6或7项的方法,另外包括申 请专利范围第3至5项其中一项的特征。 9.一种非挥发记忆体胞元,其包括: 一种半导体本体或半导体层, 置于该半导体本体或半导体层表面的经埋藏位元 线路及在施用于该位元线路的该表面的导体条带, 一种源极区域及汲极区域的每一个由该位元线路 的其中一个连接, 一种至少在该源极区域及该汲极区域间的该表面 之闸介电体,该闸电极包括被提供用以捕获电荷载 体的储存层, 一种闸电极被放置于该闸介电体,及 一种字元线路被电连接至该闸电极,该字元线路横 越该位元线路及与该位元线路电绝缘,及 在该位元线路间及该字元线路约两侧延伸进入该 半导体本体或半导体层的电绝缘区域,该电绝缘区 域自行对准于该字元线路及至少延伸至该源极区 域及该汲极区域的较低边位准。 10.根据申请专利范围第9项的非挥发记忆体胞元, 另外包括: 该电绝缘区域包括一种在距离该闸介电体一段距 离在该字元线路下方及在该源极区域及该汲极区 域间被提供的该通道区域下方的适切区域, 该电绝缘过切区域至少将该通道区域与该通道区 域下方的半导体材料部份分开及至少部份分开该 源极区域与该汲极区域。 11.根据申请专利范围第10项的非挥发记忆体胞元, 另外包括: 该电绝缘过切区域横越该字元线路连续延伸。 12.根据申请专利范围第10或11项的非挥发记忆体胞 元,另外包括: 该电绝缘过切区域在与该半导体本体或半导体层 表面正交的方向的具至少20奈米的具最大厚度。 13.根据申请专利范围第10或11项的非挥发记忆体胞 元,另外包括: 该电绝缘适切区域在与该半导体本体或半导体层 的该表面正交的方向的具至少100奈米的具最大厚 度。 14.根据申请专利范围第9至11项中任一项的非挥发 记忆体胞元,另外包括: 一种通道区域在该源极区域与该汲极区域间被提 供,其具至少1017公分-3掺杂密度。 图式简单说明: 第1A及1B图显示本发明方法的两个替代具体实施例 的第一个加工步骤后经过该位元线路的截面区段 。 第2图显示如第1A及1B图所示的经过该字元线路的 截面区段。 第3A及3B图显示本方法的两个替代具体实施例的底 蚀刻形成后经过该位元线路的截面区段。 第4A及4B图显示如第3A及3B图所示的穿过该字元线 路的截面区段。 第5A及5B图显示本发明方法的两个替代具体实施例 的后续步骤后穿过根据第4A及4B图的该字元线路的 截面区段。 第6图显示对进一步具体实施例根据第5B图的穿过 该字元线路的截面区段。