| 主权项 |
1.一种半导体记忆体,包含:保持写入资料的真实记忆体细胞;不保持写入资料的虚拟记忆体细胞;一条连接至该等虚拟记忆体细胞的虚拟位元线;一个负电压产生器,该负电压产生器根据一个外部供应电压来产生一个要在该半导体记忆体之内部电路中被使用的负电压;一条被供应有该负电压的负电压线;一个被形成接近该等虚拟位元线且被供应有该负电压的电路元件;及一条把该虚拟位元线直接连接到该负电压线的连接导线。2.如申请专利范围第1项所述之半导体记忆体,更包含被形成于该等虚拟记忆体细胞内的虚拟电晶体,其中由该负电压产生器所产生的负电压是为该等虚拟电晶体中之每一者的基体电压。3.如申请专利范围第1项所述之半导体记忆体,更包含被形成于该等真实记忆体细胞内的真实电晶体,及一条连接至该等真实记忆体细胞的真实字线,其中由该负电压产生器所产生的负电压是为一个被供应至该字线来把该等真实电晶体关闭的重置电压。4.一种半导体记忆体,包含:保持写入资料的真实记忆体细胞;不保持写入资料的虚拟记忆体细胞;一条连接至该等虚拟记忆体细胞的虚拟位元线;数个内部电压产生器,该数个内部电压产生器分别根据一个外部供应电压来产生要在该半导体记忆体之内部电路中被使用之数种类型的内部电压;数条分别被供应有该等内部电压的内部电压线;被形成接近该虚拟位元线且被供应有该等内部电压的电路元件;及一个把该虚拟位元线连接至该等内部电压线中之任一者的连接设定电路。5.如申请专利范围第4项所述之半导体记忆体,其中,该连接设定电路具有一个程式规划电路,在其中,表示一条要被连接至该虚拟位元线之内部电压线的资讯是事先被程式规划及一个根据该程式规划电路的程式规划状态来把该虚拟位元线连接至该等内部电压线中之任一者的开关电路。6.如申请专利范围第5项所述之半导体记忆体,其中该程式规划电路具有一个具有一个熔丝的熔丝电路,在其中,该资讯是根据绕断或者未烧断状态来被程式规划并且输出一个处于预定逻辑位准的讯号且该开关电路是根据该逻辑位准来连接至该等内部电压线中之任一者。7.如申请专利范围第5项所述之半导体记忆体,更包含一个把一个外部命令解码的命令解码器,其中当由该命令解码器所解码的外部命令是为一个连接设定命令时,不管该程式规划电路的程式规划状态,该开关电路根据一个由该连接设定命令所表示的连接规格来把该虚拟位元线连接至该等内部电压线中之任一者。8.如申请专利范围第7项所述之半导体记忆体,其中该命令解码器在接收开放给该半导体记忆体之使用者之数种类型之命令的预定组合时确认该连接设定命令。9.如申请专利范围第7项所述之半导体记忆体,其中该命令解码器在接收一个不开放给使用者的测试命令时确认该连接设定命令。10.如申请专利范围第7项所述之半导体记忆体,其中该开关电路接收一个外部位址讯号与一个外部资料讯号中之至少一者的値作为该连接规格,该外部位址讯号与该外部资料讯号是与该连接设定命令一起被供应。11.如申请专利范围第4项所述之半导体记忆体,其中该等内部电压中之至少一者是为负电压且该连接设定电路把该虚拟位元线连接至该等内部电压线中之任一者或者一条接地线。12.如申请专利范围第4项所述之半导体记忆体,其中该连接设定电路是形成有一个导电薄膜,该导电薄膜是形成于一个半导体基体上俾对应于一个在一个半导体制造过程中所使用之光罩的图案形状并且把该等内部电压线中之任一者连接至该虚拟位元线。13.一种制造半导体记忆体的方法,该半导体记忆体具有保持写入资料的真实记忆体细胞,不保持写入资料的虚拟记忆体细胞,一条被连接至该等虚拟记忆体细胞的虚拟位元线,数个内部电压产生器,该等内部电压产生器分别根据一个外部供应电压来产生要在该半导体记忆体之内部电路中被使用之数种类型的内部电压,数条分别被供应有该内部电压的内部电压线,一个程式规划电路,在其中,表示一条要连接至该虚拟位元线之内部电压线的资讯是事先被程式规划,及一个开关电路,该开关电路根据该程式规划电路的程式规划状态来把该虚拟位元线连接至该等内部电压线中之任一者,该方法包含如下之步骤:一个评估一个形成于一个晶圆上之接近一个半导体记忆体晶片之评估电路之电气特性的晶圆测试处理步骤;及一个根据在该晶圆测试处理中之评估结果来程式规划该程式规划电路的程式规划处理步骤。14.如申请专利范围第13项所述之制造半导体记忆体的方法,其中该程式规划处理是为一个熔丝处理,在其中,一个形成于该程式规划电路中之熔丝是被烧断或者未被烧断。15.一种制造半导体记忆体的方法,该半导体记忆体具有保持写入资料的真实记忆体细胞,不保持写入资料的虚拟记忆体细胞,连接至该等虚拟记忆体细胞的虚拟位元线,数个内部电压产生器,该等内部电压产生器分别根据一个外部供应电压来产生要在该半导体记忆体之内部电路中被使用之数种类型的内部电压,数条分别被供应有该内部电压的内部电压线,一个程式规划电路,在其中,表示一条要连接至该虚拟位元线之内部电压线的资讯是被事先程式规划,及一个开关电路,该开关电路根据该程式规划电路的程式规划状态来把该虚拟位元线连接至该等内部电压线中之任一者,该方法包含如下之步骤:一个决定一个形成于一个晶圆上之半导体记忆体晶片是良好或者不良的运送测试处理步骤;及一个根据在该运送测试处理中被判断之不良晶片之故障种类来把该程式规划电路程式规划的程式规划处理步骤。16.如申请专利范围第15项所述之制造半导体记忆体的方法,其中该程式规划处理是为一个熔丝处理,在其中,一个形成于该程式规划电路的熔丝是被烧断或者未烧断。图式简单说明:第1图是为一个显示本发明之第一实施例之半导体记忆体的方块图;第2图是为一个显示在第1图中所示之记忆体细胞阵列之细节的电路图;第3图是为一个显示在第2图中所示之记忆体细胞阵列之细节的布局图;第4图是为一个沿着第3图之线A-A'的横截面图;第5图是为一个显示本发明之第二实施例之半导体记忆体的方块图;第6图是为一个显示在第5图中所示之熔丝电路与开关电路之细节的电路图;第7图是为一个显示在该第二实施例中之一个在晶圆被完成之后之制程的流程图;第8图是为一个描绘一个于在第7图中所示之流程中之处理的图示,在该处理中,一条要连接至一条虚拟位元线的电压线是被决定;第9图是为一个显示一个在第三实施例之半导体记忆体中之于晶圆被完成之后之制程的流程图;第10图是为一个显示在本发明之第四实施例之半导体记忆体中之记忆体细胞阵列之细节的布局图;第11图是为一个显示本发明之第五实施例之半导体记忆体的方块图;第12图是为一个显示在第11图中所示之开关电路之细节的电路图;第13图是为一个显示在第五实施例中之开关电路之设定方法的时序图;及第14图是为一个显示在本发明之第六实施例之半导体记忆体中之开关电路之设定方法的时序图。 |
