积体电路结构及其制造方法

摘要

本发明揭示一种积体电路结构，其包括位于一半导体基底的一前侧表面的一p型金属氧化物半导体(PMOS)装置及一n型金属氧化物半导体(NMOS)装置。一第一介电层位于半导体基底的一背侧上，且施加一第一应力型的第一应力至半导体基底。第一介电层位于半导体基底上，且与PMOS装置及NMOS装置的其中一第一者重叠而未与其中一第二者重叠。一第二介电层位于半导体基底的背侧上，且施加一第二应力至半导体基底，其中第二应力为相反于第一应力型的一第二应力型。第二介电层与PMOS装置及NMOS装置的其中第二者重叠。本发明亦揭示一种积体电路结构之制造方法。

主权项

一种积体电路结构，包括：一半导体基底；一p型金属氧化物半导体装置及一n型金属氧化物半导体装置，位于该半导体基底的一前侧表面；一第一介电层，位于该半导体基底的一背侧上，其中该第一介电层施加一第一应力型的第一应力至该半导体基底，且其中该第一介电层位于该半导体基底上且与该p型金属氧化物半导体装置及该n型金属氧化物半导体装置的其中一者重叠，而未与该p型金属氧化物半导体装置及该n型金属氧化物半导体装置的另一者重叠；以及一第二介电层，位于该半导体基底的该背侧上，其中该第二介电层施加一第二应力至该半导体基底，其中该第二应力为相反于该第一应力型的一第二应力型，且其中该第二介电层与该p型金属氧化物半导体装置及该n型金属氧化物半导体装置的该另一者重叠。