一种应变Si垂直沟道PMOS集成器件及制备方法

摘要

本发明公开了一种用微米级工艺制备应变Si垂直沟道PMOS集成器件及制备方法，该方法通过外延材料制备步骤、隔离制备步骤、漏连接区制备步骤和PMOS形成步骤，形成PMOS器件；最后通过构成PMOS集成电路步骤构成导电沟道长度为22～45nm的PMOS集成电路，本发明利用压应变Si空穴迁移率高于弛豫Si的特点，在微米级Si集成电路加工工艺平台上，在低温下制造出性能优异的应变Si垂直沟道PMOS集成器件及电路。

主权项

一种应变Si垂直沟道PMOS集成器件的制备方法，其特征在于，所述集成器件中的应变Si垂直PMOS器件具有回型的导电沟道；所述制备方法包括如下步骤： 第一步、选取掺杂浓度为10¹⁵～10¹⁶cm^‑3的N型Si衬底片； 第二步、利用化学气相淀积(CVD)的方法，在600～750℃，在衬底上连续生长七层材料：第一层是厚度为200～400nm的P型Si外延层，掺杂浓度为10¹⁵～10¹⁶cm^‑3；第二层是厚度为1～1.5μm的P型弛豫SiGe层，掺杂浓度为5～10×10¹⁸cm^‑3，Ge组分渐变，P型弛豫SiGe层与P型Si外延层界面处的Ge组分为0％，P型弛豫SiGe层顶部Ge组分为15～25％；第三层是厚度为200～300nm的P型固定Ge组分的SiGe层，Ge组分为15～25％，与渐变SiGe层顶部的Ge组分一致，掺杂浓度为5×10¹⁹～5×10²⁰cm^‑3，作为漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为5×10¹⁷～5×10¹⁸cm^‑3，作为第一轻掺杂源漏区(LDD)层；第五层是厚度为22～45nm的N型应变Si层作为沟道区，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为5×10¹⁷～5×10¹⁸cm^‑3，作为第二轻掺杂源漏区(LDD)层；第七层是厚度为300～400nm的P型掺杂固定Ge组分的SiGe层，Ge组分为15～25％，其掺杂浓度为5×10¹⁹～5×10²⁰cm^‑3，作为源区； 第三步、光刻深槽隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2～3μm的深槽； 第四步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积一SiO₂层，将深槽内表面全部覆盖，再淀积多晶硅(Poly‑Si)将深槽内填满，形成深槽隔离； 第五步、光刻浅槽隔离区，利用干法刻蚀工艺，在深槽上方和源漏隔离区刻蚀出深度为0.4～0.5μm的浅槽；再利用化学气相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光(CMP)方法，除去多余 的氧化层，形成浅槽隔离； 第六步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，刻蚀掉部分SiN和SiO₂形成漏连接区窗口；利用干法刻蚀工艺，刻蚀出深度为0.45～0.55μm的漏沟槽；利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面生长一SiO₂层，形成漏沟槽侧壁隔离，利用干法刻蚀工艺，去除漏区沟槽底部的SiO₂层；利用化学气相淀积(CVD)方法，在600～800℃，在该沟槽中淀积掺杂浓度为5×10¹⁹～5×10²⁰cm^‑3的多晶硅，将该沟槽填满，用化学机械抛光(CMP)方法去除表面多余的多晶硅，形成漏连接区； 第七步、刻蚀掉表面多余的SiN和SiO₂阻挡层；利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，刻蚀掉SiN和SiO₂形成栅窗口；利用干法刻蚀工艺，刻蚀出深度为0.45～0.55μm的栅沟槽；利用原子层化学气相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为栅介质层；利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积掺杂浓度为5×10¹⁹～5×10²⁰cm^‑3的N型多晶硅，并将栅沟槽填满，去除表面部分多晶硅，形成栅； 第八步、去除衬底表面多余的SiO₂、SiN和SiO₂阻挡层，形成源区，最终形成PMOS器件； 第九步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面生长一SiO₂层，并在栅、源和漏区上光刻引线孔； 第十步、金属化，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道长度为22～45nm的PMOS集成电路。