Develop level clipping circuit for clipping a develop level of a bitline pair, column path circuit including the same, and multi-port semiconductor memory device

摘要

비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로는 전원 전압에 연결되고, 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 쓰기 제어 신호가 비활성화될 때 전원 전압을 공급하는 제1 블록 및 제1 블록과 비트라인 쌍 사이에 연결되고, 제1 블록을 통하여 전원 전압이 공급될 때 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함한다. 따라서 디벨롭 레벨 클리핑 회로는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 멀티 포트 간의 스큐(skew) 및 노이즈(noise)에 의한 간섭을 방지할 수 있다.