半导体器件和浅沟槽的制作方法

摘要

本申请提供了一种半导体器件和浅沟槽制作方法。该半导体器件第一沟槽主体部的深度为第一浅沟槽隔离深度的50～95%，第一浅沟槽隔离的第一侧壁和第二侧壁与其轴线之间的夹角为α；第一沟槽底部的第一侧壁延伸部远离第一侧壁的一端与第二侧壁延伸部远离第二侧壁的一端相交，第一侧壁延伸部和第二侧壁延伸部与第一浅沟槽隔离的轴线之间的夹角为β，其中，0°＜α＜β＜90°；第二沟槽主体部的深度为第一浅沟槽隔离的深度的50～95%，第二浅沟槽隔离的第三侧壁和第四侧壁与其的轴线之间的夹角为γ；第二沟槽底部的第三侧壁延伸部和第四侧壁延伸部与其轴线之间的夹角为θ，其中，0°＜γ＜θ＜90°。改善了第一浅沟槽隔离的电学性能。

主权项

一种半导体器件，包括存储单元区和逻辑电路区，所述存储单元区具有第一浅沟槽隔离，所述逻辑电路区具有第二浅沟槽隔离，其特征在于，所述第一浅沟槽隔离包括：第一沟槽主体部，包括相对设置的第一侧壁和第二侧壁，所述第一沟槽主体部的深度为所述第一浅沟槽隔离深度的50～95%，所述第一侧壁和所述第二侧壁与所述第一浅沟槽隔离的轴线之间的夹角为α；第一沟槽底部，包括与所述第一侧壁相连的第一侧壁延伸部和与所述第二侧壁相连的第二侧壁延伸部，所述第一侧壁延伸部远离所述第一侧壁的一端与所述第二侧壁延伸部远离所述第二侧壁的一端相交，所述第一侧壁延伸部和所述第二侧壁延伸部与所述第一浅沟槽隔离的轴线之间的夹角为β，其中，0°＜α＜β＜90°；所述第二浅沟槽隔离包括：第二沟槽主体部，包括相对设置的第三侧壁和第四侧壁，所述第二沟槽主体部的深度为所述第一浅沟槽隔离的深度的50～95%，所述第三侧壁和所述第四侧壁与所述第二浅沟槽隔离的轴线之间的夹角为γ；第二沟槽底部，包括连接壁、与所述第三侧壁相连的第三侧壁延伸部和与所述第四侧壁相连的第四侧壁延伸部，所述第三侧壁延伸部远离所述第三侧壁的一端与所述第四侧壁延伸部远离所述第四侧壁的一端通过所述连接壁连接，所述第三侧壁延伸部和所述第四侧壁延伸部与所述第二浅沟槽隔离的轴线之间的夹角为θ，其中，0°＜γ＜θ＜90°。