Halbleiterspeicherbauelement mit Signalleitungsanordnung

摘要

Halbleiterspeicherbauelement mit–einem Speicherzellenfeld (10), das ein Unterspeicherzellenfeld (SMCA) umfasst, welches zwischen Unterwortleitungen (SWL) und Bitleitungspaaren (BL1, BL1B) eingeschleift ist und Speicherzellen (MC) aufweist, die in Reaktion auf Signale ausgewählt werden, welche zu den Unterwortleitungen und Spaltenauswahlsignalleitungen (CSL) übertragen werden, wobei das Speicherzellenfeld so ausgeführt ist, dass es Daten zwischen den Bitleitungspaaren und lokalen Datenleitungspaaren (LIO1, LIO1B) überträgt und Daten zwischen den lokalen Datenleitungspaaren und globalen Datenleitungspaaren (GIO1, GIO1B) überträgt,–einem Bitleitungsabtastverstärker, der ausgeführt ist, um Daten der Bitleitungspaare abzutasten und zu verstärken,–einem Unterwortleitungstreiber, der ausgeführt ist, um Signale, die von Wortleitungsauswahlsignalleitungen (PX1 bis PX4) übertragen werden, mit Signalen zu kombinieren, die von Hauptwortleitungen (NWL) übertragen werden, um die Unterwortleitungen auszuwählen, und–einer Elektrode (PR), die auf dem Speicherzellenfeld selbiges ganzflächig überdeckend angeordnet und dafür ausgelegt ist, eine Spannung an die Speicherzellen anzulegen,–wobei die lokalen Datenleitungspaare, die Wortleitungsauswahlsignalleitungen und die Hauptwortleitungen in einer gleichen Richtung wie die Unterwortleitungen angeordnet sind und wobei die Spaltenauswahlsignalleitungen und die globalen Datenleitungspaare in einer gleichen Richtung wie die Bitleitungspaare angeordnet sind, dadurch gekennzeichnet, dass–wenigstens eine der Spaltenauswahlsignalleitungen (CSL) und/oder wenigstens eine der globalen Datenleitungen (GIO1, GIO1B) zwischen wenigstens einer der Wortleitungsauswahlsignalleitungen (PX1 bis PX4) und der Elektrode (PP) an einer Kreuzung der wenigstens einen der Wortleitungsauswahlsignalleitungen mit der wenigstens einen der Spaltenauswahlsignalleitungen und/oder der wenigstens einen der globalen Datenleitungen angeordnet ist.